AR# 65242

MIPI CSI-2 Receiver Subsystem - Vivado 2015.3 工具及更高版本的版本说明及已知问题

描述

本答复记录不仅包含 MIPI CSI-2 Receiver Subsystem 的版本说明及已知问题,而且还包含以下内容:

  • 通用信息
  • 已知和已解决的问题
  • 修订历史

MIPI CSI-2 Receiver Subsystem:

https://china.xilinx.com/products/intellectual-property/ef-di-mipi-csi-rx.html

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解决方案

概述

支持的器件可在以下位置找到:

对于所有版本的一系列新特性和新增器件支持:

  • 子系统或 IP — 查看包含在 Vivado 内核中的变更日志。
  • 子系统或 IP — 点击以下变更日志链接。
  • 独立的软件驱动程序 — 参见 Xilinx SDK 中 Doxygen 驱动程序包含的变更日志
  • 独立的软件驱动程序 — Github Software Driver Repo

版本表

此表将内核版本关联至首个包含该表的 Vivado 设计工具发布版本。

表 1: 版本

内核版本Vivado 工具版本IP 变更日志IP 补丁
v4.12019.2(Xilinx Answer 72923)(Xilinx Answer 73100)
v4.0 (Rev. 2)2019.1.1(Xilinx Answer 72494)
v4.0 (Rev. 1)2019.1(Xilinx Answer 72242)
v4.02018.3(Xilinx Answer 71806)
v3.0 (Rev 3)2018.2(Xilinx Answer 71212)
v3.0 (Rev. 2)2018.1(Xilinx Answer 70699)
v3.0 (Rev. 1)2017.4(Xilinx Answer 70386)
v3.02017.3(Xilinx Answer 69903)
v2.2 (Rev. 1)2017.2(Xilinx Answer 69326)(Xilinx Answer 69431)
v2.22017.1(Xilinx Answer 69055)
v2.1 (Rev. 1)2016.4(Xilinx 答复 68369)
v2.12016.3(Xilinx 答复 68021)
v2.0 (Rev. 1)2016.2(Xilinx 答复 67345)
v2.02016.1(Xilinx 答复 66930)
v1.02015.3(Xilinx 答复 65570)

通用指南

下表提供有关使用 MIPI CSI-2 接收器子系统的一般性指南的答复记录。

表 2: 通用指南

产品编号标题
(Xilinx Answer 71582)MIPI D-PHY RX 或 MIPI CSI-2 RX Subsystem 以更高的线路速率报告数据包损坏
(Xilinx Answer 68416)如何在 MIPI CSI-2 RX Subsystem 中为每个虚拟通道选择不同的像素格式?
(Xilinx Answer 70308)生成 MIPI CSI-2 应用示例设计需要哪些许可证?
(Xilinx Answer 69322)为什么在将校正模式改成自动时,出现了 Vivado 实现错误?

已知和已解决的问题

下表提供 MIPI CSI-2 Receiver Subsystem 的已知问题,首先是在 Vivado 2015.3 中最初发布的 v1.0。

注:“发现问题的版本”栏列出了首次发现问题的版本。

该问题可能也出现于较早版本,但未对较早版本进行特定测试。

表 3: IP

产品编号标题发现问题的版本已解决问题的版本
(Xilinx Answer 73373)Vivado 2019.2 中生成的 MIPI CSI-2 RX Subsystem 不会生成所有行v4.1N/A
(Xilinx Answer 73099)可以使用 RAW8 和用户定义的数据类型在每帧的第一行中生成多个 TLAST 和 TUSER [0] 脉冲v4.1N/A
(Xilinx Answer 71708)无法在 Windows 操作系统上综合 MIPI 示例设计v3.0 (Rev 3)v4.0
(Xilinx Answer 69531)仿真 MIPI DPHY RX 时,为什么会出现警告:“ncelab: *dphy_ip/mipi_dphy.srcs/sources_1/ip/mipi_dphy_rx1/mipi_dphy_rx1_core.v,436|49): implicit wire has no fanin" on system_rst_in?v2.2 (Rev. 1)v3.0
(Xilinx Answer 70581)以 UltraScale+ 器件为目标时,为什么 MIPI RX IP 中会出现 SoT/ECC/CRC 错误?v3.0 (Rev. 1)v3.0 (Rev. 2)
(Xilinx Answer 69441)为什么支持时钟/数据倾斜校准的 MIPI CSI-2 接收器设置为自动/固定时,在实现过程中会失败?v2.1 (Rev. 1)v3.0
(Xilinx Answer 69057)为什么从 MIPI DPHY RX IP 或 MIPI CSI-2 Rx 子系统生成了一个 SOTsynchs 错误?v2.1 (Rev. 1)v2.2
(Xilinx Answer 67960)为什么在 Vivado IDE 中在 OOC 模式下实现 IP 时会弹出一个严重警告 (Vivado 12-1433)?v2.1N/A
(Xilinx Answer 67793)为什么在使用两个 CSI-2 接收器子系统(一个作为主子系统,一个作为从子系统)时,出现了 video_aresetn 时序问题?v2.0 (Rev. 1)v2.1
(Xilinx Answer 66994)实例化设计上的多个 MIPI CSI-2 接收器子系统时,为什么会出现一个关于 'vfb_v1_0_2_viv_fifo_gen.v' 的严重警告?v2.0v2.0 (Rev. 1)
(Xilinx Answer 65741)为什么在 Vivado 细化模式下打开一个设计时,会出现 [Designutils 20-1280]?v1.0v2.0

表 4: 软件驱动

产品编号标题发现问题的版本已解决问题的版本
(Xilinx Answer 69649)为什么我收到 BSP 编译消息,说在自动生成的 xparameters.h 文件中有错误?v1.1 (Rev. 3)v2.0


修订历史:
02/28/2019新增已知问题列表 (Xilinx Answer 73373)
12/09/2019为 2019.2 新装等 IP 补丁 (Xilinx Answer 73100) (Xilinx Answer 73099)
11/13/2019在版本比较表中为 Viado 2019.2 添加了 IP 版本。
01/18/2019新增 (Xilinx Answer 71582) 至通用指南中
01/11/2019(Xilinx 答复 71708)添加至了已知问题和已解决问题列表。
04/13/2018添加了(Xilinx 答复 69469)(Xilinx 答复 68416)(Xilinx 答复 69531)
04/04/2018将 v3.0 (Rev.2) 添加至了版本列表以及(Xilinx 答复 70581)
03/02/2018新增 (Xilinx Answer 70308)
02/20/2018将 v3.0 和 v3.0 (Rev.1) 添加到了版本列表中。
07/07/2017新增 (Xilinx Answer 69441)
06/20/2017将 v2.2 (Rev.1) 添加至了版本列表以及(Xilinx 答复 69322)中。
04/05/2017将 v2.1 (Rev.1) 和 v2.2 添加至了版本列表以及(Xilinx 答复 69057)中。
10/05/2016将 v2.0 (Rev.1) 和 v2.1 添加至了版本列表、(Xilinx 答复 67793)以及(Xilinx 答复 67960)中。
04/06/2016将 v2.2 (v2.0) 添加至了版本列表中并添加了(Xilinx 答复 66994)
10/20/2015新增 (Xilinx Answer 65741)
09/30/2015——初始版本

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
56852 Xilinx Multimedia, Video and Imaging Solution Center - Top Issues N/A N/A

子答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
65741 IP MIPI CSI-2 Receiver Subsystem v1.0 - Why do I see an a [Designutils 20-1280] when opening a design in Vivado's elaboration mode? N/A N/A
66994 MIPI CSI-2 Receiver Subsystem v2.0 - Why do I get a CRITICAL WARNING about 'vfb_v1_0_2_viv_fifo_gen.v' when instantiating multiple MIPI CSI-2 Receiver Subsystems on my design? N/A N/A
67793 MIPI CSI-2 Receiver Subsystem v2.0 (Rev. 1) - Why do I see timing failing on the video_aresetn when using two CSI-2 Receiver Subsystems with one as a master and one as a slave? N/A N/A
67960 MIPI CSI-2 Receiver Subsystem v2.1 - Why do I get a Critical Warning (Vivado 12-1433) when implementing the IP in OOC mode in the Vivado IDE? N/A N/A
69057 LogiCORE IP MIPI D-PHY v3.0 (Rev. 1) - Why is an SOTsynchs error generated from the MIPI DPHY RX IP or MIPI CSI-2 RX Subsystem? N/A N/A
68810 2016.4 LogiCORE IP MIPI D-PHY v3.0 (Rev. 1) - Patch Updates for the LogiCORE IP MIPI D-PHY v3.0 (Rev. 1) N/A N/A
69322 LogiCORE IP MIPI CSI-2 RX 子系统 — 为什么在将校正模式改成自动时,出现了 Vivado 实现错误? N/A N/A
69431 2017.2 LogiCORE IP MIPI CSI-2 Receiver Subsystem v2.2 (Rev.2) - Patch Updates for the LogiCORE IP MIPI CSI-2 Receiver Subsystem v2.2 (Rev.2) N/A N/A
69441 MIPI CSI-2 Receiver Subsystem v2.2 (Rev.2) - Why is the MIPI CSI-2 Receiver with Clock/Data skew calibration set to Auto/Fixed, failing during implementation? N/A N/A
69525 MIPI CSI-2 TX Subsystem - How is the Frame End generated? N/A N/A
69530 LogiCORE MIPI D-PHY and MIPI CSI-2 RX Subsystem - How much margin is in the MIPI D-PHY RX line rate settings? N/A N/A
69766 LogiCORE IP MIPI D-PHY v3.1 (Rev. 1) - When using MIPI D-PHY TX, why do we have skewed SoT signal between lanes? N/A N/A
70196 LogiCORE IP MIPI D-PHY v4.0 - On 7 Series Devices, High-Speed Lanes are unconnected in the synthesized design with Auto Calibration Auto and external IDELAYCTRL N/A N/A
70308 MIPI CSI-2 Receiver Subsystem - Which licenses are needed to generate the MIPI CSI-2 Application Example Design? N/A N/A
70581 LogiCORE IP MIPI D-PHY Controller v4.0 (rev.1) (or MIPI CSI-2 Receiver Subsystem v3.0 (Rev. 1)) - Why do I see SoT/ECC/CRC errors on MIPI RX IP targeting UltraScale+ devices? N/A N/A
68416 LogiCORE IP MIPI CSI-2 RX Subsystem - How do I select different pixel formats for each Virtual Channel in the MIPI CSI-2 RX Subsystem? N/A N/A
69531 LogiCORE MIPI D-PHY v3.1, MIPI CSI-2 Rx Subsystem v2.2 (Rev. 1) - Why do I get warning "ncelab: *dphy_ip/mipi_dphy.srcs/sources_1/ip/mipi_dphy_rx1/mipi_dphy_rx1_core.v,436|49): implicit wire has no fanin" on system_rst_in when simulating the MIPI DPHY RX? N/A N/A
69649 MIPI CSI-2 RX Subsystem, MIPI CSI-2 TX Subsystem and MIPI DSI Transmitter Subsytem - Why do I receive a BSP compilation message saying there is an error in the auto generated xparameters.h file? N/A N/A
71708 LogiCORE IP MIPI CSI-2 Receiver Subsystem v3.0 (rev.3) - Unable to synthesize MIPI example design on Windows OS N/A N/A
71582 2018.2 LogiCORE IP MIPI D-PHY v4.1 (rev.1) MIPI CSI-2 RX Subsystem v3.0 (rev.3) - MIPI D-PHY RX or MIPI CSI-2 RX Subsystem reporting packet corruptions at higher line-rates N/A N/A

相关答复记录

AR# 65242
日期 03/05/2020
状态 Active
Type 发布说明
器件
IP