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AR# 65751

UltraScale+ PCI Express 集成块 —版本说明与已知问题

描述

本答复记录包含 UltraScale+ PCI Express 集成块内核的版本说明及已知问题,以及以下内容:

  • 一般信息
  • 已知和已解决的问题
  • 修订历史

本文是 PCI Express 解决方案中心的一部分

(Xilinx Answer 34536) 面向 PCI Express 的 Xilinx 解决方案中心

解决方案

支持的器件可在以下位置找到:

  • 打开 Vivado 工具 -> IP 目录,右键点击某个 IP 并选择各兼容系列
  • 如欲查看新特性列表和所有版本添加的器件支持,请参见 Vivado 设计工具中提供该核的 Change Log 文件。

版本表

此表将内核版本关联至首个包含该表的 Vivado 设计工具发布版本。

核版本 Vivado 工具版本
v1.3 (Rev3) 2018.2
v1.3 (Rev2)
2018.1
v1.3 (Rev1) 2017.4
v1.3 2017.3
v1.2 (Rev1) 2017.2
v1.2 2017.1
v1.1 (Rev3) 2016.4
v1.1 (Rev2)
2016.3
v1.1 (Rev1) 2016.2
v1.1 2016.1
v1.0 (Rev1) 2015.4
v1.0 2015.3

 

战术补丁

下表是一系列战术补丁,适用于在相应 Vivado 工具版本上适用的 UltraScale+ PCI Express 集成块内核。

答复记录 内核版本(安装补丁后) 工具版本
(Xilinx Answer 71191) v1.3 (Rev. 71191) 2018.1
(Xilinx Answer 70012) v1.3(Rev. 70012) 2017.3
(Xilinx Answer 69405) v1.2 (Rev. 69405) 2017.2
(Xilinx Answer 69155) v1.2 (Rev. 69155) 2017.1
(Xilinx Answer 68478) v1.1 (Rev. 68478) 2016.4
(Xilinx Answer 68310) v1.1 (Rev. 68310) 2016.3
(Xilinx Answer 68112) v1.1 (Rev. 68112) 2016.3
(Xilinx Answer 68069) v1.1 (Rev. 68069) 2016.3
(Xilinx Answer 67712) v1.1(Rev 67712) 2016.2
(Xilinx Answer 67617) v1.1 (Rev 67617) 2016.2
(Xilinx Answer 67307) v1.1(Rev 67307) 2016.1
(Xilinx Answer 67144) v1.1 (Rev 67144) 2016.1
(Xilinx Answer 65721) v1.0 (Rev1)
2015.3

 

已知和已解决的问题

下表是 UltraScale+ PCI Express 集成块内核的已知问题,首先是 v1.0,最初在 Vivado 2015.3 中发布。

注: "找到的版本" 列出了首次发现问题的版本。

该问题可能也出现于较早版本,但未对较早版本进行特定测试。

答复记录 标题 发现问题的版本 已解决的问题
(Xilinx Answer 71191) 在 125MHz 和 250MHz 速度下,Link 不通过 Refclk 进行 Gen1 设计 v1.3 (Rev2)
v1.3 (Rev3)
(Xilinx Answer 70952)
连续读取 MSIX 内部向量表会导致 Gen3x16 配置中的完成超时 v1.3 (Rev2)
尚未解决
(Xilinx Answer 70012) 用于修复问题并增强功能的战术补丁 v1.3 v1.3(Rev1)
(Xilinx 答复 69405) 用于修复问题并增强功能的战术补丁 v1.2(Rev1) v1.3
(Xilinx Answer 69155) Gen3x16 支持 -2L 设备 v1.2 v1.3(Rev1)
(Xilinx Answer 69063) Virtex UltraScale+ -2LV (0.72v) 器件上提供的 Gen3x16 配置支持 v1.2 v1.3(Rev1)
(Xilinx Answer 68478) 在 xczu7ev(fbv900 和 ffvc1156)器件中提供的 x16 支持 v1.1 (Rev2) v1.2(Rev1)
(Xilinx Answer 68310) 当"System Reset Polarity"设为 "active high"时,链路训练失败 v1.1(Rev2) v1.2 (Rev3)
(Xilinx Answer 68112) MSI-X 矢量表与 PBA v1.1 (Rev2) v1.1 (Rev3)
(Xilinx Answer 68069) CPLL 校准模块集成与 MSI-X Core GUI 问题 v1.1 (Rev2) v1.2
(Xilinx Answer 67712) 无法生成 IP‘pcie4_uscale_plus_0’。无法生成‘任何语言实例’输出: v1.1 (Rev1) v1.1(Rev2)
(Xilinx Answer 67617) X16Gen3 支持 -1L 和 -2L 设备 v1.1 (Rev1) v1.3(Rev1)
(Xilinx Answer 67307) 支持各种修复的战术补丁 v1.1 v1.1 (Rev1)
(Xilinx Answer 67307) 各种修复
V1.1 v1.1 (Rev1)
(Xilinx Answer 67144) Virtex 9P 器件的错误 GT Quad 位置 v1.1 v1.1 (Rev1)

 

其它信息

 

(Xilinx 答复 68134) UltraScale 及 UltraScale+ FPGA 的 PCI Express Gen3 集成块 — 集成调试特性及使用指南
(Xilinx Answer 69453) 热插拔支持
(Xilinx Answer 71446) 与 Dell 5810 系统链接问题

修订历史:

10/22/2015 ——初始版本
04/13/2016 2016.1 版本更新
05/14/2016 新增 (Xilinx Answer 67144)
06/08/2016 2016.2 版本更新
08/06/2016 新增 (Xilinx Answer 67617)
08/16/2016 新增 (Xilinx Answer 67712)
2016/10/05 2016.3 版本更新
10/30/2016 新增 (Xilinx Answer 68112)
02/03/2017 新增 (Xilinx Answer 68478)
01/24/2017 2016.4 版本更新
04/05/2017 2017.1 版本更新
07/05/2017 2017.2 版本更新
08/14/2017 新增 (Xilinx Answer 69405)
11/15/2017 新增 (Xilinx Answer 70012)
02/11/2018 已解决问题的版本更新
06/12/2018 新增 (Xilinx Answer 71191)
08/21/2018 新增 (Xilinx Answer 71446)

链接问答记录

子答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
69155 UltraScale+ PCI Express 集成模块 (Vivado 2017.1) — -2L 器件的 Gen3x16 支持。 N/A N/A

相关答复记录

AR# 65751
日期 08/31/2018
状态 Active
Type 版本说明
IP
  • UltraScale+ FPGA Integrated Endpoint Block for PCI Express
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