AR# 65998

设计咨询 — 系统监控器和 PCI Express:I2C_SDA、I2C_SCL、PERSTN0 或 PERSTN1 I/O 引脚的引脚电压低于预期电压

描述

在可作为 SYSMONE1和/或 PCIE 硬模块的 I2C_SDA、I2C_SCL、PERSTN0 或 PERSTN1 引脚的两用引脚上,3.3v 接口可能会出现最大“高”电压降低至 2.5V ~ 2.7V 的情况,在 bank 65 工作在 VCCO_65=3.3V 下时无法达到预期的 3.3V VCCO 水平。

解决方案

KintexUltraScale 器件采用的两用 I/O 可为系统监控器 I2C 接口和 PCI Express 重设输入集成块提供专用连接。

这些引脚名称在 Kintex UltraScale 管脚表中记录为 IO_L23N_T3U_N9_I2C_SDA_65、IO_L23P_T3U_N8_I2C_SCLK_65、IO_T3U_N12_PERSTN0_65 和 IO_T1U_N12_PERSTN1_65。

这些 I/O 用于其专用 I2C_SDA、I2C_SCL、PERSTN0 或 PERSTN1 功能时,Vivado 2015.3 或更早版本会错误地启用将 I/O 连接至内部低电压电路的电路路径。 

如果 I/O 通过外部方式连接至 3.3V 信号电平,则会导致外部信号无法完全达到 3.3V 的逻辑高电平。

我如何确定设计是否受到影响?

对于一个可能受到影响的设计,它必须具备所有以下属性:

  • UltraScale Kintex KU025、KU035、KU040、KU060、KU085、KU115 器件
  • 从 Vivado 2015.3 或更早版本生成的比特流
  • 在 3.3V 或 2.5V 下运行 Bank 65
  • 包含 SYSMONE1 原语,并将该原语 I2C_SCLK/I2C_SDA 端口连接至 I2C_SCLK/I2C_SDA 引脚,和/或为支持 PERSTN0(和/或 PERSTN1)引脚的 PCI Express (PCIe) 使用 UltraScale Gen3 集成块。


怎么解决该问题?

Vivado 2015.4 及更新版本已经解决了该问题。您可在 Vivado 2015.4 中重新构建设计,或者至少您可使用 Vivado 2015.4 从 Vivado 之前版本的设计检查点 (.DCP) 文件编写新的比特流。

可使用以下 Tcl 命令更新设计,无需完全重新实现项目:

open_checkpoint top_routed.dcp
write_bitstream top_from_2015_4_write_bitstream.bit

这些命令中的 top_routed.dcp 是 Vivado<project> 树最后实现目录的布线后设计检查点文件:<project>/*.runs/impl.*/

哪些设计不受影响?

  • 使用不是针对专用 I2C 或 PERSTN 功能(如上文所述)的引脚不受影响。也就是用户定义的 LVCMOS33 I/O 不用作 I2C_SDA、I2C_SCL、PERSTN0 或 PERSTN1
  • 不使用 PCI Express 硬模块的设计以及不在 I2C 存取模式下使用 SYSMONE1 模块的设计都不受影响
  • Bank 65 工作在 1.8V 或更低电压下的设计不受影响
  • KU095 不受影响,VirtexUltraScale 和所有 UltraScale+ 系列也都不受影响
  • 比特流生成运行在 Vivado 2015.4(或更新版本)中的设计

如欲了解更多详情,敬请查看 Xilinx 关于该问题的客户公告:

http://china.xilinx.com/support/documentation/customer_notices/xcn15040.pdf

AR# 65998
日期 11/25/2015
状态 Active
Type 设计咨询
器件
IP