AR# 66071

面向 Zynq UltraScale+ MPSoC 器件的设计咨询主要答复记录

描述

Zynq 数据表、技术参考手册和其他文档均包含 Zynq UltraScale+ MPSoC 器件。

此处列举了重要的设计咨询和其他超出这些文档范围的重要事项。

技术内容的来源是 Xilinx Zynq UltraScale+ MPSoC 解决方案中心 (Xilinx Answer 64375)

解决方案

2020 年 6 月 29 日发布的设计咨询

(Xilinx Answer 75250)Zynq UltraScale+ MPSoC/RFSoC 设计咨询:GitHub 上的 2020.1 版 Bootgen 揭开了 IV 中的 AES 密钥的神秘面纱[SECURITY]

2020 年 6 月 1 日发布的设计咨询

(Xilinx Answer 73677)面向 Zynq UltraScale+ MPSoC/RFSoC 的设计咨询:2019.2 版(及更早版本)赛灵思 FPGA 即使在 RSA_EN 与 ENC_ONLY eFUSE 均已编程的情况下仍会加载非安全比特流。[SECURITY]

2020 年 4 月 13 日发布的设计咨询

(Xilinx Answer 73475)Zynq UltraScale+ MPSoC/RFSoC 设计咨询:2019.1-2019.2 对于有安全意识的客户,应该禁用热重启[SECURITY]

2020 年 4 月 6 日发布的设计咨询

(Xilinx Answer 73383)Zynq UltraScale+ MPSoC/RFSoC 设计咨询:在 2019.1 版 XilSecure 中,当数据小于 104 字节时,不支持 SHA3 散列计算[SECURITY]

2020 年 2 月 10 日发布的设计咨询

(Xilinx Answer 73277)面向 Zynq UltraScale+ MPSoC/RFSoC 的设计咨询:2018.x-2019.1 XilSKey 会重置 PS 系统监控配置[SECURITY]
(Xilinx Answer 73282)面向 Zynq UltraScale + MPSoC / RFSoC 的设计咨询:2018.x/2019.x XilSKey 未退出 BBRAM 编程模式[SECURITY]

2019 年 11 月 11 日发布的设计咨询

(Xilinx Answer 72768)Zynq UltraScale + MPSoC / RFSoC 的设计咨询 - 2019.1 FSBL:映像头表(IHT)缓冲区溢出[SECURITY]
(Xilinx Answer 72994)Zynq UltraScale + MPSoC / RFSoC 的设计咨询:2019.1 XilSKey:PPK Hash 缓冲区溢出[SECURITY]
2019 年 8 月 12 日发布的设计咨询
(Xilinx Answer 72572)Zynq UltraScale+ MPSoC/RFSoC 设计咨询:2019.1 XilSKeyPUF 注册错误[SECURITY]
(Xilinx Answer 72588)Zynq UltraScale+ MPSoC/RFSoC 的设计咨询:加密唯一引导模式 — 无认证的引导及分区报头[SECURITY]

2019 年 4 月 22 日发布的设计咨询

(Xilinx Answer 71952)面向 Zynq UltraScale + MPSoC / RFSoC的设计咨询:在 PS_POR_B 置位后,PMU GPO1 [2](MIO34)上可能会出现毛刺

2018 年 8 月 6 日发布的设计咨询

(Xilinx Answer 71293)Zynq UltraScale+ MPSoC 的设计咨询:2017.x FSBL 根据分区报头的内容在分区上执行安全操作。[SECURITY]
(Xilinx Answer 71326)Zynq UltraScale+ MPSoC 的设计咨询:2017.x、2018.1、2018.2 FSBL 未检查所有 RSA_EN eFUSE[SECURITY]

2017 年 3 月 19 日发布的设计咨询

(Xilinx Answer 70622)Zynq UltraScale+ MPSoC 的设计咨询:2017.x Xilinx 开发工具和软件在多个分区中重复使用相同的 AES 密钥和 IV 对。[SECURITY]

2017 年 4 月 17 日发布的设计咨询

(Xilinx Answer 69034)7 系列、UltraScale 和 UltraScale+ 的设计咨询,Vivado 2016.3 之前的所有版本都没有包括差分 I/O 标准的飞行时间延迟。
(Xilinx Answer 68615)面向 Zynq UltraScale+ MPSoC 的设计咨询:如果第一个参数页面有数据损坏,从 NAND 启动可能就会失败。

2017 年 4 月 10 日发布的设计咨询

(Xilinx Answer 68832)采用 Vivado 2016.4(或更早版本)进行 UltraScale FPGA、UltraScale+ FPGA 以及 Zynq UltraScale+ MPSoC eFUSE 编程的设计咨询[SECURITY]

2016 年 12 月 5 日发布提醒的设计咨询

(Xilinx Answer 68210)FSBL 在外部 DDR 中验证引导镜像[SECURITY]

2016 年 10 月 17 日发布提醒的设计咨询

(Xilinx Answer 67861)如何从 Vivado 2016.2 或更早版本更新

2016 年 4 月 18 日发布的设计咨询

(Xilinx Answer 66944)面向 Zynq UltraScale+ MPSoC 和 Kintex UltraScale+ FPGA 的设计咨询- 更新的封装引脚

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
64375 Xilinx Zynq UltraScale+ MPSoC Solution Center N/A N/A
66183 Zynq UltraScale+ MPSoC 处理系统 IP - 发布说明和已知问题 N/A N/A

子答复记录

AR# 66071
日期 06/26/2020
状态 活跃
Type 设计咨询
器件