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AR# 68169

Kintex UltraScale FPGA 和 Virtex UltraScale FPGA 的设计咨询 — 所有设计所需的最新最低生产速度规范版本(速度文件)

描述

Xilinx 正在针对某些 SelectIO 原语引脚定时及歪斜检查更新 Kintex UltraScale FPGA 及 Virtex UltraScale FPGA Vivado 速度文件。

使用存储器接口和/或 SelectIO 应用在本地及组件模式下进行设计,需要重新定时,而且任何定时违规都需要纠正。

受影响 IP 核的示例有:

  • MIG (DDR3, DDR4, RLDRAM3, QDRII+, QDRIV)
  • NAND 闪存
  • ONFI
  • 1000 BaseX
  • SGMII

以下定时参数已经在该速度文件中更新:

  • CLK 与 CLKDIV 输入间的 OSERDESE3 歪斜
  • CLK 与 CLK_B 输入间的 ISERDESE3 歪斜
  • C 与 CB 输入间的 IDDRE1 歪斜
  • RIU_CLK 与 PLL_CLK 输入间的 BITSLICE_CONTROL 歪斜。如欲了解更多详情,敬请查看(Xilinx 答复 68266)
    • 仅用于 DDR3、DDR4 和 RLDRAM3 接口
  • BITSLICE_CONTROL、RXTX_BITSLICE、RX_BITSLICE、TX_BITSLICE、ISERDESE3、IDELAYE3 以及 ODELAYE3 引脚定时参数

解决方案

必须使用 Vivado 2016.4 或更新版本生成新设计。

现有设计必须使用最新速度文件重新定时,必要时需进行更新。如果没有出现定时违规,无需更新设计。

要做到这一点,需按照以下步骤进行:

1) 重新运行定时分析

  • 安装 Vivado 2016.4 并在现有的设计上重新运行定时
  • 如果没有出现定时违规,无需更新设计

2) 如果有定时违规,请检查以下内容:

如果您遇到了歪斜与设置/保持错误,请先处理 OSERDES 歪斜问题。 

如果您遇到了设置/保持错误,请随后处理该问题。

链接问答记录

子答复记录

AR# 68169
日期 12/20/2016
状态 Active
Type 设计咨询
器件
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