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AR# 68924

2017 Vivado IP 流程 — Vivado 2017.x IP 流程的已知问题

描述

本答复记录包含 Vivado 设计套件 2017.x 与 IP 核流程有关的已知问题,包括 IP 定制、IP 生成、IP 打包器、IP 目录以及 IP 核在 Vivado 设计环境中的集成。

解决方案

Vivado 2017.4 中未解决的已知 IP 流程问题

(Xilinx Answer 60195)在 IP 打包器中编辑已打包的 IP,然后删除这些编辑,可能不会完全删除所有 HDL 文件编辑
(Xilinx Answer 66285)XSDB 消息:不能停止 MicroBlaze。指令提取停顿
(Xilinx Answer 66982)IP 的定制化 GUI 可为项目中已使用的电路板组件实现互联
(Xilinx Answer 67850)验证 IP 集成器模块设计时出现错误:[Designutils 20-414] HRTInvokeSpec:没有指定 Verilog 或 VHDL 源
(Xilinx Answer 68010)任何模块配置一发生变化,模块设计 (BD) 的无关联运行就会立即过期
(Xilinx Answer 68293)write_hwdef 和 write_sysdef 不会从用户 IP 模块的子核写出软件驱动程序
(Xilinx Answer 70329)在删除端口后重新打包用户 IP 会导致意外错误
(Xilinx Answer 70405)Export_simulation 只更新编译脚本,而不是 ip 和 ipstatic 目录中的源文件
(Xilinx Answer 70646)打包的用户 IP 不提供在条件语句下实例化的子核 IP
(Xilinx Answer 70722)自定义 IP 中未使用内核的约束仍在处理,并会生成严重警告,因为找不到相应的 IP 内核
(Xilinx Answer 70865)ZYNQ 块设计摘要报告无法在 IE 浏览器中打开

Vivado 2017.4 中已解决的已知 IP 流程问题

(Xilinx Answer 70026)没有缓存有多个许可证特性的 IP 核
(Xilinx Answer 70165)综合以太网子系统 IP 出错: [Designutils 20-176] Cannot open XDC file "*_board.xdc"
(Xilinx Answer 70182)在模块设计中的视频混合器 IP 上合成失败;“合成目标需要在调用 compile_c 之前生成。”

Vivado 2017.3 中已解决的已知 IP 流程问题

(Xilinx Answer 70076)对于被锁定 BD 的 IP 实例,实现方案会生成一个虚假警告
(Xilinx Answer 70078)在我将一个文件手动添加至一个文件组时,IP 打包器正在将额外的文件添加至我的 IP
(Xilinx Answer 70080)在更改项目目标设备后,升级选择静默失败
(Xilinx Answer 70081)显示 IP 实例过期的黄色横条在 Vivado 2017.2 中没有显示
(Xilinx Answer 70082)在改变目标语言之后综合一个 BD 时,综合显示"ERROR : module '<bd_mod>' not found" when synthesizing a BD after changing the target language
(Xilinx Answer 70719)IP 包装程序窗口下缺少自定义 GUI 预览

Vivado 2017.2 中已解决的已知 IP 流程问题

(Xilinx Answer 69443)在 AXI PCIE3 IP 核上运行 OOC 综合时,Kintex UltraScale 设计发生了程序异常终止情况。
(Xilinx Answer 70079)将一个带有 BD 的 Vivado 项目迁移至 Vivado 2017.1,会导致模块参考文件过期

Vivado 2017.1 中已解决的已知 IP 流程问题

(Xilinx Answer 67895)通过“使用生成的文件”选项打包含处理器的 BD 设计,会导致无效约束范围
(Xilinx Answer 68275)将综合设计迁移至 Vivado 2016.3 后,启动实现方案时,会重置模块设计某些 IP 的无关联运行

链接问答记录

子答复记录

AR# 68924
日期 04/09/2018
状态 Active
Type 已知问题
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