AR# 70679

UltraScale 收发器向导 - 发布说明与已知问题

描述

该答复记录涵盖 Vivado 2017.1 及更新版本中的 UltraScale 收发向导的版本说明和已知问题。

解决方案

概述

支持的器件可在以下位置找到:

如欲查看新特性列表和所有版本添加的器件支持,请参见 Vivado 设计工具中提供该核的 Change Log 文件。

答复记录问题描述版本
Found
版本
修复的
(Xilinx Answer 71371)设计咨询 — 属性针对 I 温度级器件更新2018.22018.3
(Xilinx Answer 71371)设计咨询 — 属性针对 Q/M 温度级器件更新2018.22018.3
(DS893) & (DS923)更新了 RX_PPM_OFFSET 的显示范围,以匹配 UltraScale/UltraScale+ FPGA 产品说明书2018.22018.3
(Xilinx 答复 71556)更新了 CLK_COR_SEQ_ * _EN 设置 2018.22018.3
增强功能 — 升级为在 pragma 控制下使用仿真专用旁路逻辑,默认情况下用于 UltraScale+ 器件的 CPLL 校准模块2018.1
(Xilinx Answer 71557)修复了自定义 GUI 中的漏洞,以防某些配置的分数 N 计算器特性出问题2017.42018.1
(DS893) & (DS923)调整了逗号对齐选择的定制 GUI,以匹配 UltraScale+ FPGA 产品说明书2017.42018.1
(DS893) & (DS923)调整了 8B/10B 编码配置的线路速率和相关频率限制,以匹配 UltraScale+ FPGA 产品说明书2017.42018.1


2018.3:

  • Version 1.7 (Rev 5)
  • 特性增强:为 GTY-DisplayPort_8_1G/ GTH-DisplayPort_8_1G/ 增加了新的收发器配置预置选项
  • 其它:属性针对 I 温度级器件更新
  • 其它:属性针对 Q/M 温度级器件更新
  • 其它:更新了 RX_PPM_OFFSET 的显示范围,以匹配 UltraScale/UltraScale+ FPGA 产品说明书
  • 其它:更新 CLK_COR_SEQ_*_EN 设置
  • 支持启用主 CPLL 校准 — 增强功能

2018.2:

  • 1.7 版 (Rev. 4)
  • 一般:移除了系统内 IBERT rxrate 端口的 XDC 工作区
  • 在一个或更多和子核中的版本变更

2018.1:

  • 1.7 版 (Rev. 3)
  • 特性增强:为 GTY-12G_SDI/GTH-12G_SDI 增加了新的收发器配置预置选项
  • 特性增强:更新了 GTYE4 参考时钟的选择,该时钟可针对 16.375 与 28.21 Gb/s 之间的线路速率进行共享
  • 其它:升级为在 pragma 控制下使用仿真专用旁路逻辑,默认情况下用于 UltraScale+ 器件的 CPLL 校准模块
  • 其它:修复了自定义 GUI 中的漏洞,以防某些配置的分数 N 计算器特性出问题
  • 其它:调整了逗号对齐选择的定制 GUI,以匹配 UltraScale+ FPGA 产品说明书
  • 其它:调整了 8B/10B 编码配置的线路速率和相关频率限制,以匹配 UltraScale+ FPGA 产品说明书
  • 在一个或更多和子核中的版本变更

2017.4:

  • 1.7 版 (Rev. 2)
  • 一般:更新了一些收发器配置预置的状态
  • 一般:为 GTHE4/GTYE4 修改了延迟电源良好逻辑,以减少警告

2017.3:

  • 1.7 版 (Rev. 1)
  • 特性增强:为 GTY-3G_SDI/HD_SDI/HDMI 增加了新的收发器配置预置选项
  • 特性增强:为 GTY-DisplayPort_5_4G/DisplayPort_2_7G/DisplayPort_1_62G 增加了新的收发器配置预置选项
  • 其它:UltraScale+ 器件的 RX_TERMINATION_PROG_VALUE 的更新显示值将与 Xilinx UltraScale 架构收发器用户指南相匹配
  • 其它:更新了 GTYE4 参考时钟的选择,该时钟可针对超过 16.375 Gb/s 的线路速率进行共享
  • 其它:为 GTHE4 ES 器件有条件地添加了新的 XDC 约束,用于处理 DRP 所需的其它时序约束
  • 其它:属性针对 GTHE4 器件的 PCIe Gen2/3 最大功能设计进行更新
  • 在一个或更多和子核中的版本变更

2017.2:

  • Version 1.7
  • 特性增强:gtpowergood_out 现已作为默认输出端口启用
  • 特性增强:针对 UltraScale+ 器件的 TX 和 RX 使用案例更新了 CPLL 校准块,请参见(Xilinx 答复 67320)
  • 特性增强:调整了 -2LV 速度级器件的线路速率和相关频率限制,以匹配 UltraScale+ FPGA 产品说明书
  • 其它:对 UltraScale+ 更新做了一个小小的修订更新
  • 在一个或更多和子核中的版本变更

2017.1:

  • 1.6 版 (Rev. 6)
  • 特性增强:为 -1/-1L 速度级器件增加了 UltraScale+ GTY 收发器线路速率,支持达 25.78125 Gb/s
  • 特性增强:调整了 -1H/-2LV 速度级器件的线路速率和相关频率限制,以匹配 UltraScale+ FPGA 产品说明书
  • 特性增强:更新了 GTYE3/GTYE4 参考时钟的选择,该时钟可针对超过 16.375 Gb/s 的线路速率进行共享
  • 特性增强:针对 UltraScale+ 器件更新了 CPLL 校准模块,并在 pragma 控制下增加了仿真专用旁路逻辑,请参见 (Xilinx 答复 67320)
  • 其它:为 Interlaken 更新了收发器配置预置选项,使其仅含 1 个 quad
  • 其它:当启用手动对齐 (RXSLIDE) 模式时,现在允许选择对齐边界
  • 其它:GUI 增强功能允许以小数点开始的线路速率,早些时候这是错误的
  • 其它:修复了向导自定义 GUI 物理资源选项卡中的一个漏洞,其可导致为一些基于 GTHE4/GTYE4 的器件显示错误列

AR# 70679
日期 12/10/2018
状态 Active
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