AR# 70838

支持 PCI Express IP 的 AXI Smartconnect 的设计咨询 — 互操作性问题:数据请求的增多会导致潜在的数据损坏问题

描述

该设计咨询涵盖 AXI SmartConnect 的使用,支持 PCI Express 的 DMA/桥接器子系统或 QDMA 子系统。

AXI SmartConnect 不使用 AXI-4 协议的 AxCache[1] — 非修改位。

即使在设置 AxCache[1] — 非修改位的时候,AXI SmartConnect 也可能会增加 AXI 主控器的请求。


对于 PCI Express IP,这可导致超过预期的内存访问,违反非预读取 BAR 的协议。

在 PCI Express IP 配置为根端口的情况下,一些连接的端点设备可能会出现致命的错误、崩溃,也可能会因为内存空间的意外访问而导致数据损坏。

解决方案

如果用户设计有任何非预读取或不可修改的内存元素,通过 PCIe Express 桥接器 IP(PCI Express 的 DMA/Bridge 子系统、QDMA 子系统)连接的 AXI SmartConnect 在受影响的数据路径中的任何地方都不应该使用。

相反,应用使用 AXI Interconnect。

面向 Vivado 2018.3 的技术补丁修复可在(Xilinx Answer 71869)中找到。

该问题将在下一版本中修复。

修订历史:

  • 04/25/2018 - 初始版本
  • 03/28/2019 - 添加了有关 Vivado 2018.3 补丁可用性的信息。

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
70702 Zynq UltraScale+ MPSoC - PS/PL PCIe Drivers - Release Notes N/A N/A

相关答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
71869 SmartConnect - Narrow single accesses are improperly resized N/A N/A
AR# 70838
日期 03/28/2019
状态 Active
Type 设计咨询
器件
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