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AR# 70861

2018 Vivado IP 流程 — Vivado 2018.x IP 流程的已知问题

描述

本答复记录包含 Vivado 设计套件 2018.x 与 IP 核流程有关的已知问题,包括 IP 定制、IP 生成、IP 打包器、IP 目录以及 IP 核在 Vivado 设计环境中的集成。

解决方案

Vivado 2018.2 中未解决的已知 IP 流程问题

(Xilinx Answer 60195)在 IP 打包器中编辑已打包的 IP,然后删除这些编辑,可能不会完全删除所有 HDL 文件编辑
(Xilinx Answer 66285)XSDB 消息:不能停止 MicroBlaze。指令提取停顿
(Xilinx Answer 66982)IP 的定制化 GUI 可为项目中已使用的电路板组件实现互联
(Xilinx Answer 67850)验证 IP 集成器模块设计时出现错误:[Designutils 20-414] HRTInvokeSpec:没有指定 Verilog 或 VHDL 源
(Xilinx Answer 68010)任何模块配置一发生变化,模块设计 (BD) 的无关联运行就会立即过期
(Xilinx Answer 68293)write_hwdef 和 write_sysdef 不会从用户 IP 模块的子核写出软件驱动程序
(Xilinx Answer 70646)打包的用户 IP 不提供在条件语句下实例化的子核 IP
(Xilinx Answer 70722)自定义 IP 中未使用内核的约束仍在处理,并会生成严重警告,因为找不到相应的 IP 内核
(Xilinx Answer 70894)VCU108 电路板的块自动化不适合与主时钟不匹配的二级时钟
(Xilinx Answer 70895)FPGA 夹层卡 (FMC) 已连接时,如果为 FIFO 或块内存生成器 IP 核生成 IP 示例设计,找不到 board_part 定义
(Xilinx Answer 70910)如果 IP 目录中不再提供 IP,就看不到内核的定制视窗
(Xilinx Answer 70921)选择性升级 — 用户无法正确锁定来自属性窗口的最新 IP
(Xilinx Answer 71113) Utility_Buffer IP 时钟约束传播问题

Vivado 2018.2 中已解决的已知 IP 流程问题

(Xilinx Answer 70405)Export_simulation 只更新编译脚本,而不是 ip 和 ipstatic 目录中的源文件
(Xilinx Answer 70921)选择性升级允许用户取消选择 IP 块进行升级,即使项目器件发生了变化也可以
(Xilinx Answer 70921)选择性升级:MIG IP 块的 DCP 在某些情况下不能识别为有效的检查点
(Xilinx Answer 71113)Utility_Buffer IP 时钟约束传播问题
(Xilinx Answer 71143)在接口参数中添加一个有打字错误的模块参考 HDL,会使 Vivado 崩溃
(Xilinx Answer 71226)在打包设计时,数据文件(如 .mem, .dat)在 IP 打包器中显示为未知文件类型

Vivado 2018.1 中已解决的已知 IP 流程问题

(Xilinx Answer 70329)在删除端口后重新打包用户 IP 会导致意外错误
(Xilinx Answer 70865)ZYNQ 块设计摘要报告无法在 IE 浏览器中打开
AR# 70861
日期 06/18/2018
状态 Active
Type 已知问题
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