AR# 71531

UltraScale/UltraScale+ DDR4 DDR3 Post Save Restore ECC 错误仅限多排

描述

发现问题的版本:DDR4 2018.2, v2.2 (rev 5)、DDR3 2018.2 V1.4 (Rev 5)

已解决问题的版本:对于 DDR4,请查看(Xilinx 答复 69035);对于 DDR3,请查看(Xilinx 答复 69036)


DDR4 或 DDR3 多排内存接口使用支持 FPGA 重新配置的自刷新保存还原特性,可能会遇到后恢复多位 ECC 错误。

ECC 错误是由不正确的 PHY ODELAY 寄存器恢复造成的。

恢复逻辑加载 PHY ODELAY 寄存器,其可为与排指示器不匹配的排提供优化的抽头系数。

这导致对 DRAM 的不正确写入,带来了多位 ECC 错误。

解决方案

在 Vivado 2018.3 版本中修复此问题。

为此前版本的 Vivado 提供的补丁将在该答复记录提供时为其添加。

  • 2016.4
  • 2017.4
  • 2018.1

如需立即获得支持,请联系 Xilinx 技术支持。

修订历史:

09/10/18 - 初始版本

附件

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
69036 UltraScale/UltraScale+ DDR3 - Release Notes and Known Issues N/A N/A
AR# 71531
日期 10/22/2019
状态 Active
Type 综合文章
器件 More Less
Tools More Less
IP More Less