AR# 71730

DMA / Bridge Subsystem for PCI Express 和 UltraScale+ PCI Express Integrated Block (Vivado 2017.4) — 时钟与 sys_clk 要求共享

描述

在两个或多个组件之间共享来自 PCI Express IBUFDS_GTE4 的 sys_clk 会导致路由问题。


本文是 PCI Express 解决方案中心的一部分

(Xilinx Answer 34536)面向 PCI Express 的 Xilinx 解决方案中心

解决方案

按照以下步骤来支持 Vivado 2017.4 及更新 Vivado 版本中的时钟共享。

注意:如果您正在使用示例设计,请确保在打开 IP 示例设计之前已完成步骤 1 和步骤 2。

示例设计将自动填充步骤 3 和步骤 4,无需执行这两步。


1) 在 PCI Express 或 PCI Express 集成块的 DMA 子系统中,在 Vivado Tcl 控制台设置以下属性:

  • 非 IP 集成器(非模块设计)流程:
set_property CONFIG.ext_sys_clk_bufg true [get_ips ]
  • IP 集成器(模块设计)流程:
set_property CONFIG.ext_sys_clk_bufg true [get_bd_cells ]

2) 重置 IP 或模块设计上的输出结果,并重新生成输出结果,以获得用于设计的新设置。

3) 在您的设计中实例化 BUFG_GT 和 BUFG_GT_SYNC,如下:


wire sys_clk_bufg;
wire sys_clk_ce_out;
wire sync_sc_ce;
wire sync_sc_clr.

BUFG_GT bufg_gt_sysclk (.CE (sync_sc_ce), .CEMASK (1'd0), .CLR (sync_sc_clr), .CLRMASK (1'd0), .DIV (3'd0), .I (sys_clk), .O (sys_clk_bufg));
BUFG_GT_SYNC sys_sys_clk (.CESYNC(sync_sc_ce), .CLRSYNC (sync_sc_clr), .CE(sys_clk_ce_out), .CLK(sys_clk), .CLR (1'b0));


4) 在 DMA 子系统中添加/替换以下端口,以实现 PCI Express 或 PCI Express 集成块 IP 实例:

.sys_clk ( sys_clk_bufg ),
.sys_clk_ce_out (sys_clk_ce_out)

修订历史:

02/27/2019— 初始版本

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
34536 面向 PCI Express 的 Xilinx 解决方案中心 N/A N/A
AR# 71730
日期 02/28/2019
状态 Active
Type 综合文章
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