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AR# 71953

Zynq UltraScale+ MPSoC/RFSoC 处理系统的设计咨询 — MIO 歪斜及输入类型寄存器设置不正确

描述

本设计咨询涵盖 Zynq UltraScale + MPSoC 处理系统。

当前,处理系统 IP 从 MIO 引脚的 I/O 配置选项卡中选择的歪斜值及输入类型设置对歪斜值及输入类型设置进行了反转。

这可能会导致与 IBIS 仿真用户目标相左的 MIO 信号行为。

如欲了解有关如何注册接收新设计报告的通知信息,请查看 (Xilinx 答复 18683)

解决方案

影响:

设计将观察到与 I/O 配置选项卡中选择的输入类型/歪斜行为相反的输入类型/歪斜行为。

虽然主动选择一个值的设计将观察到使用相反的输入类型/歪斜,但 IP 默认值和寄存器值都是相反的,这将带来相同的预期默认寄存器行为设置(结果默认:FAST、CMOS)。

这并不影响 PL 或 PS DDR I/O。

解决方法:

要解决 Vivado 2019.1 之前版本中的这个问题,请将处理系统 IP 中的这些选项改为与预期值相反的值。

将设计升级到 Vivado 2019.1 或更高版本时,就不要用该解决方法了。

分辨率:

计划在 Vivado 2019.1 版本中将此问题解决。

从 Vivado 2019.1 开始,寄存器设置将被纠正,新实例的默认 IP 值也将改为 Slew=FAST Input Type=CMOS

这些值与寄存器硬件默认值以及产品说明书中指定的测试条件相匹配。

:如果需要 2019.1 MIO 之前的行为,升级到 Vivado 2019.1 的设计则应反转处理系统 IP 中的输入类型/歪斜。

修订历史::

  • 04/05/2019 - 初始版本
AR# 71953
日期 04/05/2019
状态 Active
Type 设计咨询
器件
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