AR# 72607

Virtex UltraScale+ HBM 控制器 — 调试中心时钟有时不连接,导致实现方案错误或硬件管理器不启用状态

描述

发现问题的版本:HBM v1.0 (Rev. 3)

已解决问题的版本:(Xilinx 答复 69267)

根据设计流程的具体情况,或者如果设计条目是通过 IP Integrator 完成的,那在某些情况下,工具在为调试中心处理连接自动化时会遇到困难。

在这些情况下,工具可能无法为调试中心识别时钟源,在实现过程中会出现以下错误消息:

ERROR: [Chipscope 16-213] The debug port 'dbg_hub/clk' has 1 unconnected channels (bits).This will cause errors during implementation.

在这些情景中,如果将位流加载至 FPGA,HBM IP 核将显示“校准状态:未启用”。




解决方案

解决这种行为的方法是:手动将调试中心时钟引脚连接至有效的时钟源。

这可通过在设计中添加与以下示例类似的约束来实现:

set_property C_USER_SCAN_CHAIN 1 [get_debug_cores dbg_hub]
connect_debug_port dbg_hub/clk [get_nets */APB_0_PCLK]

这是 Vivado 2019.1(HBM v1.0 Rev. 3)和 Vivado 2019.2(HBM v1.0 Rev. 5)中 HBM IP 的一个已知问题。

修订历史:

08/09/2019 - 初始版本

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
69267 Virtex UltraScale+ HBM Controller - Release Notes and Known Issues N/A N/A
AR# 72607
日期 10/24/2019
状态 Active
Type 已知问题
器件
Tools
IP