AR# 76182

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Zynq UltraScale+ MPSoC/RFSoC 设计咨询 - 数据率不高于 1600 MT/s 时的 PS LPDDR4 DRAM 存储器错误

描述

本设计咨询适用于 Zynq UltraScale+ MPSoC/RFSoC PS 存储器控制器。

当 LPDDR4 的数据率不高于 1600 MT/s 时,可能发生存储器数据和校准错误。

此问题会影响从 Vivado 2019.2 到 Vivado 2021.1 之前版本中所生成的 Micron LPDDR4 DRAM 拓扑结构以及低于 2021.1 的版本中的 Hynix/Samsung LPDDR4 DRAM 设计。

解决方案

导致此问题的原因是由于 PSU_DDR_PHY_MR2_WLS/PSU_DDRC_INIT3_EMR 寄存器中的写入时延设置 (Write Latency Set (WLS)) 被误设为在 MR2 下使用“Set "B"”,导致与所期望的写入时延值“Set "A"”不匹配。

并且,当数据率不高于 1066 MT/s 时,未禁用 DRAM ODT。

为解决此问题,可采用如下变通方法:将 PS LPDDR4 实际接口数据率增大至超过 1600 MT/s(时钟速率为 800 MHz)。

以下是 Vivado 2020.1 的补丁。

此问题计划将在 Vivado 2021.1 版本中得到修复。

修订历史:

  • 04/13/21 - 新增 2020.1 补丁
  • 2021 年 3 月 7 日 - 初始版本

附件

文件名 文件大小 File Type
AR76182_CR1087762_vivado_2020_1_preliminary_rev1.zip 5 MB ZIP
AR# 76182
日期 04/23/2021
状态 活跃
Type 设计咨询
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