Vivado 2022.2 - 逻辑综合
| 简介 | 日期 |
|---|---|
 设计综合 | 2013 年 9 月 17 日 |
 UG901 - Vivado Design Suite 用户指南：综合 | 2022 年 6 月 6 日 |
| 主要概念 | 日期 |
| 在 Vivado 中运行设计规则检查 (DRC) | 2013 年 3 月 6 日 |
| UG901 - 使用块综合 | 2022 年 6 月 6 日 |
| UG1118 - 创建与封装定制 IP | 2022 年 11 月 2 日 |
| UG901 - 将第三方综合工具与 Vivado IP 配合使用 | 2022 年 6 月 6 日 |
| UG901 - 手动设置自下而上流程并导入网表 | 2022 年 6 月 6 日 |
| UG901 - SystemVerilog 构造 | 2022 年 6 月 6 日 |
| 常见问题解答 (FAQ) | 日期 |
| UG901 - 为何赛灵思 IP 不加以完全平铺？ | 2022 年 6 月 6 日 |
| UG901 - 将“RuntimeOptimized”选项传递给 -directive 开关的目的是什么？ | 2022 年 6 月 6 日 |
| UG901 - 在 -mode 开关中使用“out_of_context”选项的目的是什么？ | 2022 年 6 月 6 日 |
| UG901 - 如何使用 Vivado 综合工具运行自下而上综合？ | 2022 年 6 月 6 日 |
 AR51088 - 在同一个 always/process 块中同时指定两个端口时，VSS 是否会为双端口 RAM 生成块 RAM？ | |
| AR55194 - 对于 SystemVerilog 而言，有哪些 Vivado 综合最佳实践？ | |
| AR55942 - 为何我的 EDIF/NGC 文件的输入保持处于未连接状态？ |
其它学习资料
| 视频 | 日期 |
|---|---|
| 使用 Vivado 进行高级综合 | 2013 年 9 月 17 日 |
| 将 IP 与第三方综合工具搭配使用 | 2014 年 10 月 30 日 |
| Vivado IP 约束概述 | 2013 年 12 月 6 日 |
| Vivado 综合中的编译单元 | 2013 年 8 月 2 日 |
| 用户指南 | 日期 |
| UG949 - 建议的综合与实现方法论 | 2021 年 11 月 19 日 |
| UG835 - Vivado Design Suite Tcl 命令参考指南 | 2022 年 5 月 5 日 |
| UG912 - Vivado Design Suite 属性参考设计 | 2022 年 11 月 2 日 |
| 培训 | 日期 |
 使用 Vivado Design Suite 设计 FPGA |
