Versal ACAP 设计流程文档

Xilinx 提供各类文档、资源和设计方法,以协助您使用 Versal 架构进行开发。 如果您未曾使用 Versal ACAP 进行开发,您可以使用提供交互式指南的Versal 设计流程助手来制定您的开发策略。 设计流程中心按设计流程组织和显示所有 Versal 文档,以便您立即获得所需的信息。 有关 Versal 培训课程的完整列表,请参阅通用 Versal 培训

硬件、IP 与平台开发:为创建硬件平台的 PL IP 块、创建 PL 内核(HLS 或 RTL)、子系统功能仿真以及评估 Vivado 时序、资源及电源收敛提供指导。 还涉及开发用于系统集成的硬件平台(固定或可扩展)。

指南 - 传统
创建自定义 PL IP 块 与 RTL 模块 评估 Vivado SP&R OOC 后续步骤 概述 利用现有 IP 创建面向嵌入式的 Vitis™ 平台 软件(如适用) 使用 HLS 创建自定义 IP 设计范例 采用最佳 RTL 实践 执行功能验证 模块设计创建 仿真与实现 嵌入式软件开发 培训模块 概述
引导式 - 基于平台
使用 RTL 创建 PL 内核 使用 HLS 创建 PL 内核 了解内核要求 将 RTL 代码打包成 PL 内核 创建 Vitis™ 平台 Vitis 平台简介 在 Vivado 中创建硬件平台 创建 Vitis平台 创建 Vivado 项目 可扩展的 Vitis™ 平台支持 Vitis™ HLS 库 Vitis™ HLS 简介 编码和优化 验证 PL 内核 后续步骤 AI 引擎开发 仿真与实现 嵌入式软件开发 概述 培训模块 概述
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