2. 技术支持
  3. 硬件、IP 和平台开发 - Versal ACAP 设计流程

Versal ACAP 设计流程文档

Xilinx 提供各类文档、资源和设计方法，以协助您使用 Versal 架构进行开发。 如果您未曾使用 Versal ACAP 进行开发，您可以使用提供交互式指导的设计流程助手i来制定您的开发策略。 设计流程中心按设计流程组织和显示所有 Versal 文档，以便您立即获得所需的信息。

硬件、IP 与平台开发：为创建硬件平台的 PL IP 块、创建 PL 内核（HLS 或 RTL）、子系统功能仿真以及评估 Vivado 时序、资源及电源收敛提供指导。 还涉及开发用于系统集成的硬件平台（固定或可扩展）。

引导式 - 传统
创建自定义 PL IP 块与 RTL 模块 创建自定义 PL IP 块 与 RTL 模块 评估 Vivado SP&R OOC 评估 Vivado SP&R OOC 创建自定义 PL IP 块与 RTL 模块 下一步 概述 概述 利用现有 IP 利用现有 IP 利用现有 IP 创建 Vitis™ 平台，面向嵌入式 软件（如适用） 利用现有 IP 设计范例 采用最佳 RTL 实践 采用最佳 RTL 实践 执行功能验证 执行功能验证 模块设计创建 模块设计创建 利用现有 IP 仿真与实现 采用最佳 RTL 实践 嵌入式软件开发
引导式 - 平台
使用 RTL 创建 PL 内核 使用 RTL 创建 PL 内核 使用 HLS 创建 PL 内核 使用 HLS 创建 PL 内核 使用 HLS 创建 PL 内核 使用 Vivado® IP Integrator 创建硬件平台 创建 Vitis™ 平台 了解内核要求 了解内核要求 将 RTL 代码打包成 PL 内核 将 RTL 代码打包成 PL 内核 Vitis 平台介绍 Vitis 平台介绍 创建嵌入式平台 创建 Vitis™ 平台 使用 RTL 创建 PL 内核 在 Vivado 中创建硬件平台 了解内核要求 使用可扩展是我 Vitis™ 平台创建 Vivado 项目 使用 Vitis HLS 库 使用 Vitis™ HLS 库 针对 Vitis™ HLS 进行编程 针对 Vitis™ HLS 进行编程 性能优化 性能优化 验证 PL 内核 验证 PL 内核 概述 概述 创建自定义 PL IP 块与 RTL 模块 下一步 利用现有 IP AI 引擎开发 采用最佳 RTL 实践 仿真与实现 采用最佳 RTL 实践 嵌入式软件开发
列表形式
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