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今天在 16nm 及以上高级芯片节点上提供的 FPGA 架构可为设计人员带来将大量逻辑功能性与极高性能目标相结合的极好机遇。 通常,“上市时间”是这些产品成功的重要因素,也就是说设计人员必须在时序收敛过程中快速收敛,才能达到性能目标。  能够为设计周期的实现阶段加速非常重要,要实现加速,设计人员需要 3 样东西:

  1. 用于综合、布局布线和物理优化的业界一流编译工具
  2. 有助于设计人员最大限度利用硅芯片器件的方法

Vivado 设计套件可提供在性能、运行时以及内存消耗方面具有极大优势的最佳实现工具,我们将针对以下情况阐述一些原因。但如果设计不切实际,最佳工具也很难完成,因此要实现各种优势,帮助您更快收敛更大、更高性能的设计,方法非常重要。Xilinx 编译了有关 UG949 超快设计方法的一系列广泛的方法推荐规范。方法推荐规范的核心是 Vivado 提供的世界一流的分析报告功能。这些报告有助于设计人员从报告到原理图及器件视图,以及 RTL 代码(其中目标是推测的)的精确线路进行交叉探测。时序分析引擎包括高度可定制的查询,其可带来调试时序收敛挑战。这里有一个重要报告列表,其将帮助设计人员加速产品的实现:

  1. 方法检查与设计规则检查 (DRC)
  2. 时钟域交叉及时钟相关性报告
  3. 时序约束向导(创建清楚的约束)
  4. 设计分析报告(了解设计复杂性及拥塞)
  5. 控制集报告
  6. 流水线分析(如果添加了流水线级数,可测量 Fmax 的改善情况)

Vivado® Design Suite 基于分析的布局布线技术能提高设计收敛的可预测性,同时优化多个变量,包括时序 (T) 以及互联相关参数,如拥塞 (C) 和线长 (W)。分析放置器使 Vivado Design Suite 领先竞争对手整整一代的水平。下图给出了 Vivado Design Suite 分析解决的多变量成本函数的实例。

图 1:多变量优化

同类竞争解决方案采用模拟退火放置法,该技术采用随机初始放置,随后随机移动以找到全局参数的本地最低(通常为时序成本),但无法解决拥塞等本地参数问题。只有 Vivado Design Suite 能扩展支持当前的器件密度和互联延迟。

图 2:传统的布局布线算法

设计实现时间缩短 4 倍

Vivado Design Suite 可通过增加每天的工作量来加速实现,同时帮助消除反复实施的繁琐。Vivado 的分析性放置器运行速度比同类竞争解决方案翻了两番,内存占用减半。

Fig.3 上图突出显示了运行时间的优势以及 Vivado 布局布线引擎的可预测行为方式。 与其它竞争解决方案相比,其整体运行时间缩短了 4 倍,同时它还能以更少的迭代来实现更紧密的设计收敛。

器件利用率提升 20%

Vivado Design Suite 相对于同类竞争解决方案而言其运行时间优势随设计复杂性的增加而提升,具体为:

  • 布线复杂性:衡量设计拥塞程度的参数。布线复杂性通常随设计中网的平均扇出提高。

  • 系统逻辑单元密度:设计逻辑实现所用器件、资源的百分比。
    请注意,实现过程中工具可能会占用更多透传布线资源 (route-through resource)。
    这会导致“系统逻辑”单元密度低于“总”资源密度。

Vivado 基于分析的布局布线技术在数学上找到能够优化密度(线长)和布线性(拥塞)的实现解决方案。因此 Vivado 实现了竞争优势,结果如下:

  • Vivado 的运行时间和器件利用率优势与设计复杂性呈函数关系。
  • Vivado 能够对布线复杂性较高的设计方案进行布线,器件密度提高 20% 乃至更多,而同类竞争解决方案则达到了算法的极限。

图 4 Vivado 运行时间优势相对于同类竞争解决方案而言随设计复杂性的增加而提高。

为说明起见,我们选择了以太网媒体访问控制器。随后反复对设计盖戳,逐渐填充 Virtex UltraScale® VU095 FPGA,并和与之匹敌的竞争产品 1,115,000 LC 进行比较:

Fig. 5

Vivado 如何进一步提升器件利用率……

Xilinx UltraScale™ 架构提供了真正独立的 LUT,用 Vivado 布线能实现极高的利用率。软件可实现 99% LUT 利用率,同时对设计进行布局布线,满足时序要求!与此形成对比的是,竞争对手的 LUT 器件利用率无法达到 100% 的器件利用(本例中最高达到 64%),早在能够使用器件中的所有 LUT 之前,就无法进行布局布线。事实上,竞争对手的 LUT 难以达到令人满意的利用率,这并不奇怪,毕竟其物理集群通常限于仅使用一个 LUT,而其它 LUT 则不可用。

总而言之,Vivado 布局布线技术能充分满足高密度高挑战性设计需要,也能实现较高的 LUT 利用率,帮助用户在器件中获得更多逻辑。对比逻辑单元(LC)数量和大小相似的器件,Xilinx UltraScale FPGA 能通过 Vivado 高级算法集成更多逻辑。

最多 3 个速度级的性能优势

性能取决于 Vivado 分析性布局布线优化的所有 3 个变量:时序、拥塞和线长。

就像运行时间对比一样,以上基准套件说明所有 7 系列器件的性能优势随设计复杂性增加而增长。对于简单到中等复杂程度的设计而言,性能优势差别如下:

  • Virtex®-7:最多 2 个速度级
  • Kintex®-7:3 到 5 个速度级
  • Artix®-7:1 到 3 个速度级

图 6:从设计复杂性体现出的 Vivado 性能优势

对于高度复杂的设计而言,Vivado Design Suite 是唯一的实现解决方案,而同类竞争解决方案往往达到算法的极限。

功耗降低 35%

由于 Vivado 的分析性布局布线针对较短线长进行了精心优化,因此设计从内在上能降低动态功耗。此外,Vivado 的默认高级功耗优化功能加上工艺和架构的功耗优化技术也让 7 系列器件系列相比同类竞争解决方案而言将功耗节省 35%。

Fig. 7 个面对面的应用基准:相同性能水平下平均功耗节省约 35%。

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