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System Generator for DSP

System Generator for DSP 是业界领先的高级工具,用于设计采用 Xilinx All Programmable 器件的高性能 DSP 系统。与传统 RTL 相比,System Generator for DSP(DSP 系统生成器)可显著减少创建生产质量级 DSP 算法的时间。

  • 利用业内最先进的 FPGA 开发高度并行的系统
  • 利用 Simulink® 和 MATLAB®(Mathworks 公司)提供系统建模以及自动代码生成
  • 整合了 RTL、嵌入式、IP、MATLAB 和 DSP 系统的硬件组件
  • Xilinx DSP 目标设计平台的主要组件

System Generator for DSP 是 Vivado® System Edition Design Suite 的一部分。 借助于 System Generator for DSP,只有少量 FPGA 设计经验的开发人员也可以迅速创建 DSP 算法的生产质量级 FPGA 实现,而所需时间也只是传统 RTL 开发时间的一小部分。

最新消息?

  • MATLAB 2015B 的支持包括更紧密的集成,有助于 HDL 代码自动生成包含高级 RTL 及目标优化 IP 的组合模型。
  • 简化的 IP 不仅有助于上变频、下变频以及标准数字信号处理设计提供高质量结果与性能,同时还可最大限度地减少配置 IP 所需的接口与参数数量。  全新的 IP 包含数字 FIR 滤波器、正弦波发生器、产品以及再量化块。
  • Virtex-7、Kintex-7、Artix-7 以及 Zynq-7000 系列的 JTAG 协同仿真支持不仅可得到改善,而且还可充分利用突发模式将性能提高达 45 倍。
  • 波形查看器及时序分析仪改善的发送时间和更好的交叉询查支持可帮助排除逻辑故障,为时序关键路径实现可视化。

主要特性

  • Vivado 集成
    与 Vivado™ 集成设计环境、IP 核库以及高层次综合相集成的 Xilinx DSP 目标设计平台部分。快速导入 Vivado 高层次综合 IP ,利用 Simulink 进行建模。自动生成 IP,并导出至 Vivado IP Catalog。将 DSP 算法无缝整合至 Xilinx All Programmable SoC 或 FPGA 中。

  • DSP 建模
    利用包含下列功能的 Xilinx 模块集在 Simulink 内构建和调试高性能 DSP 系统:信号处理(如 FIR 滤波器和 FFT)、纠错(如 Viterbi 解码器和 Reed-Solomon 编码器/解码器)、算术、存储器(如 FIFO、RAM 和 ROM)和数字逻辑。

  • 位精确与周期精确的浮点、定点执行
    系统生成器支持位精确与周期精确的定点,以及单、双、定制精确的浮点。

  • 从 Simulink 中自动生成 VHDL 或 Verilog 代码
    从 Xilinx 模块集内实现行为(RTL)生成和目标专用 Xilinx IP 核。生成 IP 快速导入 Vivado IP Catalog,轻松实现设计重用和模型分享。

  • 硬件协仿真
    一种代码生成选项,让您能够在 Simulink 和 MATLAB 内验证工作中的硬件和加快仿真速度。系统生成器(System Generator)支持硬件平台与 Simulink 之间的以太网(10/100/千兆位)和 JTAG 通信。

全面的器件支持: Kintex®-7、Virtex®-7、Zynq®-7000、 Artix®-7、, Kintex UltraScale™、Virtex UltraScale

Vivado HL System 版本

System Generator for DSP