Vitis™ HLS 工具允许用户通过将 C/C++ 函数综合成 RTL,轻松创建复杂的 FPGA 算法。Vitis HLS 工具与 Vivado™ Design Suite(用于综合、布置和布线)及 Vitis™ 统一软件平台(用于所有异构系统设计和应用)高度集成。
编程模型
Vitis™ HLS C 语言代码旨在充分利用 AMD FPGA 架构提供的优势和特征。
Vitis HLS 工具支持并行编程构念,可为所需的实现方案建模。这些构念包括:
Vitis HLS 工具将对 C 语言代码的不同部分执行不同的综合:
C 至 RTL 的综合
仿真和验证
Vitis HLS 工具内建仿真流程,可加速验证进程:
Vitis HLS 工具的输出是一个 RTL 执行方案,其可打包成一个已编译的目标文件 (.xo),也可导出至 RTL IP:
IP 导出
全新库函数向导进入 AMD Vitis 库 github 库
内存接口 (ap_memory) 的 Pragma 现在可捆绑 AMD Vivado IP Integrator 的端口
最新 HLS 组件比较可并列显示两个以上组件的数据记录
支持用用户提供程序 RTL 代码来替换 C++ 函数(黑盒流程)
代码分析器现在可分解 C++ 结构成员,微调性能分析
适用于 HLS 全局 FSM 编码和安全状态选择的新用户控制
在 C-Simulation 期间访问 Clang 消毒器,以执行地址及初始化检查
* 基于 2023 年 8 月 10 日在 1000 个 Vitis L2/L3 代码库设计间的测试,Vitis HLS 版本 2023.2 与 Vitis HLS 2023.1 相比。测试时的系统配置:Intel Xeon E5-2690 v4(2.6GHz CPU)、256GB RAM、RedHat Enterprise Linux 8.6。实际性能会有所不同。系统生产商可能会改变配置,进而会有不同的结果。-VGL-04
*截至 2023 年 2 月 12 日,停止在所有 1208 个 Vitis L1 库 C 代码设计上执行基准测试。所有设计都使用一个支持 2P Intel Xeon E5-2690 CPU 的系统运行,该 CPU 支持 CentOS Linux,启用了 SMT 并禁用了 Turbo Boost。预计硬件配置不会影响软件测试结果。结果可能会因软件及固件设置和配置而异 — VGL-03