概述

Xilinx Verification IP (VIP) 产品组合使您可在仿真环境中更轻松、快捷和高效地验证和调试设计。Verification IP 核是一种特定构建的验证模型,旨在确保正确的互操作性和系统运行。EDA 行业的公司正在为基于标准的接口(AXI、PCIe、SAS、SATA、USB、HDMI、ENET 等)开发 VIP。使用 VIP 的优势包括提升设计质量以及通过重复使用缩短时间周期等。

Xilinx VIP 内核是基于 SystemVerilog 的仿真模型,可通过 ARM 许可的断言提供全面的 AXI 协议检查,并支持所有主要仿真器,它是 Vivado 附带的免费内核。Xilinx 提供的 VIP 可用于使用 AXI 组件层次(AXI-MM、AXI_Stream)和处理系统 (Zynq®-7000) 的设计。

AXI Verification IP

  • 支持 AXI3、AXI4 和 AXI-Lite 协议
  • 支持所有协议数据位宽及地址位宽、传输类型与响应
  • 全面支持 AXI 协议检查器
  • 集成的 ARM 许可协议声明
  • 事务处理级协议校验(突发类型、长度、大小、锁类型、缓存类型)
  • 可配置操作模式(主、从、直通)

AXI Stream Verification IP

  • 支持 AXI4-Stream 协议
  • 支持所有协议数据位宽及地址位宽、传输类型与响应
  • 全面支持 AXI Stream 协议检查器
  • 集成的 ARM 许可协议声明
  • 事务处理级协议校验(突发类型、长度、大小、锁类型、缓存类型)
  • 可配置操作模式(主、从、直通)

Zynq-7000 Verification IP

  • 可验证可编程逻辑和处理器系统接口的 AXI 事务
  • Zynq-7000 BFM 嵌入式替换功能
  • 全面的 AXI 协议检查
  • 支持 AXI3 协议
  • 集成的 ARM 许可证协议声明
  • 支持所有 9 个 Zynq-7000 AXI 接口
  • 基于任务的 API 进行事务编程
  • AXI_HP 为 32/64 位数据位宽、AXI_GP 为 32 位,以及 AXI_ACP(加速器缓存一致性端口) 为 64 位

MPSoC Verification IP

  • 支持验证 Zynq Ultrascale + MPSoC 可编程逻辑与处理器系统之间的 AXI 事务
  • 在 Zynq Ultrascale+ MPSoC 中支持 11 个 AXI PL 至 PS 数据接口
  • 包含片上存储器和 DDR 外部存储器型号
  • 支持所有 AXI 接口(符合 AXI 4.0)
  • 基于 SystemVerilog 任务的 API
  • 允许所有受 Zynq UltraScale+ MPSoC 支持的突发长度和突发大小
  • 随 AXI VIP 提供协议检查功能
技术文档

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