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Vivado ML

发布者: AMD

免费下载 Vivado™ ML 标准版。 购买企业版（起价为 2995 美元）。

Edition:
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Product Add-Ons:

功能

新增功能
AMD Vivado ML Edition

2023.1 新增功能

  • 使用 Intelligent Design Runs*，Versal™ 自适应 SoC 的平均 QoR 提升 8%，UltraScale+ FPGA 的平均 QoR 提升 13%
  • Power Design Manager (PDM) 现包含于 Unified Installer
  • 在 PDM 中添加了对 Versal HBM 器件的支持
  • 为 Versal 器件的比特流生成扩展多线程支持
  • Report QoR Assessment (RQA) 的提升 
查看 Vivado ML 的新增功能
功能和许可选项

功能

  • Vivado ML 标准版: 这是一款免费提供的划时代的设计环境。可立即免费访问一些基本的 Vivado 性能和功能。
  • Vivado ML企业版：  这是设计套件的付费版本，包括对所有 AMD 器件的支持。 您可以通过从“Edition”下拉菜单中选择“Enterprise”来购买。
Vivado ML Edition 功能 Vivado ML 标准版 Vivado ML 企业版 Vivado 实验室版
许可选项 免费 30 天评估（免费）
可在 AWS Marketplace 上点播观看
NL: $2995
FL: $3595		   
器件支持 AMD 限量器件 所有 AMD 器件   
Vivado IP Integrator   
Dynamic Function eXchange   
Vitis 高层次综合   
Vivado Simulator   
Vivado Device Programmer
Vivado Logic Analyzer
Vivado 串行 I/O Analyzer
调试 IP (ILA/VIO/IBERT)   
综合和布局布线   
Vitis Model Composer 购买  NL - $500
FL - $700		 购买  NL - $500
FL - $700		   
存储器推荐

Vivado ML 版的最小系统内存推荐

下表是每个目标器件的典型及峰值 Vivado 内存使用情况。AMD 建议，至少要有足够的物理系统内存来应对高峰内存使用情况。

注:

  1. 内存使用随 LUT 和 CLB 利用率的提升而增加。以下数字是在平均 LUT 利用率约为 75% 的情况下产生的。
  2. 时序限制的大小和复杂性直接影响内存需求。
  3. 以下数字是在单个综合和实现运行中在脚本批处理模式下使用 Vivado 生成的。
  4. 内存使用量可能会随着 DFX 流的增加而增加。
  5. 32 位系统不适于这些器件。   
  6. 使用 3GB 存储器的 Windows 32 位系统的配置可参照 答复记录 14932。
Versal AI Edge 系列 Windows / Linux (64 位)
最小 推荐
所有器件* 32 64

*注：面向任何 AIE/AIE-ML 器件的端到端流程将使用 Vitis。对于包含 Vivado 实现工具的器件，使用 Vitis 内存建议(UG1400)。

Versal AI Core 系列 Windows / Linux (64 位)
最小 推荐
所有器件* 32 64

*注：面向任何 AIE/AIE-ML 器件的端到端流程将使用 Vitis。对于包含 Vivado 实现工具的器件，使用 Vitis 内存建议(UG1400)。

Versal Prime 系列 Windows / Linux (64 位)
器件 典型值 峰值
XCVM1102 6 12
XCVM1302 9 16
XCVM1402 12 20
XCVM1502 10 17
XCVM1802 17 28
XCVM2202 11 18
XCVM2302 15 24
XCVM2502 17 28
XCVM2902 18 29
Versal Premium 系列 Windows / Linux (64 位)
器件 典型值 峰值
XCVP1002 9 16
XCVP1052 11 18
XCVP1102 15 24
XCVP1202 17 28
XCVP1402 18 29
XCVP1502 28 48
XCVP2502 28 48
XCVP1552 29 49
XCVP1702 34 51
XCVP1802 45 64
XCVP2802 44 63
Versal HBM 系列 Windows / Linux (64 位)
器件 典型值 峰值
XCVH1522 33 56
XCVH1542 33 56
XCVH1582 33 56
XCVH1742 40 60
XCVH1782 40 60
Kintex UltraScale+ Windows / Linux (64 位)
器件 典型值 峰值
XCKU3P 7 13
XCKU5P 7 13
XCKU9P 8 13
XCKU11P 9 13
XCKU13P 10 14
XCKU15P 10 15
XCVU19P 16 24
Virtex UltraScale+ Windows / Linux (64 位)
器件 典型值 峰值
XCVU3P 11 19
XCVU5P 12 19
XCVU7P 15 24
XCVU9P 20 32
XCVU11P 22 32
XCVU13P 28 47
XCVU19P 48 64
XCVU23P 20 32
XCVU27P 22 32
XCVU29P 28 47
XCVU31P 14 22
XCVU33P 14 22
XCVU35P 17 28
XCVU37P 25 37
XCVU45P 17 28
XCVU47P 25 37
XCVU57P 25 37
Zynq UltraScale+ Windows / Linux (64 位)
器件 典型值 峰值
XCZU2EG 3 5
XCZU3EG 4 6
XCZU4EV 5 5
XCZU5EV 6 9
XCZU6EG 7 10
XCZU7EV 8 11
XCZU9EG 10 14
XCZU11EG 11 18
XCZU15EG 11 18
XCZU17EG 12 18
XCZU19EG 14 21
Zynq UltraScale+ RFSoC Windows / Linux (64 位)
器件 典型值 峰值
XCZU21DR 10 14
XCZU25DR 11 14
XCZU27DR 13 17
XCZU28DR 14 17
XCZU29DR 14 17
Kintex UltraScale Windows / Linux (64 位)
器件 典型值 峰值
XCKU025 5 7
XCKU035 5 7
XCKU040 5 7
XCKU060 7 11
XCKU085 9 14
XCKU095 9 14
XCKU115 9 14
Virtex UltraScale Windows / Linux (64 位)
器件 典型值 峰值
XCVU065 7 11
XCVU080 5 12
XCVU095 9 14
XCVU125 10 16
XCVU160 14 20
XCVU190 18 24
XCVU440 32 48
Virtex 7 Windows / Linux (64 位)
器件 典型值 峰值
XC7V585T 4 6
XC7V2000T 10 16
XC7VX330T 3 5
XC7VX415T 3 5
XC7VX485T 4 5
XC7VX550T 4 6
XC7VX690T 5 7
XC7VX980T 7 9
XC7VX1140T 5 10
XC7VH580T 4 6
XC7VH870T 6 5
Virtex 7 Windows / Linux (64 位)
器件 典型值 峰值
XC7K70T 1.6 2.5
XC7K160T 2 3
XC7K325T 3 4
XC7K355T 3 5
XC7K410T 3 5
XC7K420T 3 5
XC7K480T 4 6.5
Artix 7 Windows / Linux (64 位)
器件 典型值 峰值
XC7A15T 2 3
XC7A35T 2 3
XC7A50T 2 3
XC7A75T 2 3
XC7A100T 2 3
XC7A200T 2.5 3.5
Zynq 7000 Windows / Linux (64 位)
器件 典型值 峰值
XC7Z010 1 1.6
XC7Z015 1.3 1.9
XC7Z020 1.3 1.9
XC7Z030 1.8 2.7
XC7Z035 3 5
XC7Z045 3 5
操作系统

AMD 在 x86 和 x86-64 处理器架构上支持以下操作系统。

  • Windows 更新：10.0 1809 Update; 10.0 1903 Update; 10.0 1909 Update; 10.0 2004 Update
  • RHEL 7 / CentOS 7​: 7.4, 7.5, 7.6, 7.7, 7.8, 7.9
  • RHEL 8 / CentOS 8: 8.1, 8.2, 8.3
  • SUSE LE: 12.4, 15.2
  • Ubuntu: 16.04.5 LTS, 16.04.6 LTS, 18.04.1 LTS, 18.04.2 LTS, 18.04.3 LTS; 18.04.4 LTS, 20.04 LTS, 20.04.1 LTS

注意：请参阅 PetaLinux 工具文档：参考指南（UG1144），了解有关使用 PetaLinux 支持的操作系统的安装要求。

架构支持

下表列出了 Vivado ML 标准版与 Vivado ML 企业版中商业产品的架构支持。对于非商业产品支持，Vivado ML 标准版支持所有 AMD 汽车器件，作为工具中的量产器件提供。

器件 Vivado ML 标准版 Vivado ML 企业版
AMD Zynq™ Zynq 7000 SoC 器件
  • XC7Z010、XC7Z015、XC7Z020、XC7Z030、XC7Z007S、XC7Z012S 和 XC7Z014S
 Zynq 7000 SoC 器件
  • 全部
AMD Zynq™ UltraScale+™ MPSoC UltraScale+ MPSoC
  • XCZU1EG、XCZU2EG、XCZU2CG、XCZU3EG、XCZU3CG、XCZU4EG、XCZU4CG、XCZU4EV、XCZU5EG、XCZU5CG、XCZU5EV、XCZU7EV、XCZU7EG 和 XCZU7CG
 UltraScale+ MPSoC
  • 全部
Zynq UltraScale+ RFSoC UltraScale+ RFSoC
  • 无
 UltraScale+ RFSoC
  • 全部
Virtex™ FPGA Virtex 7 FPGA
  • 无

Virtex UltraScale FPGA

  • 无
 Virtex 7 FPGA
  • 全部

Virtex UltraScale FPGA

  • 全部

Virtex UltraScale+ FPGA

  • 全部

Virtex UltraScale+ HBM

  • 全部

Virtex UltraScale+ 58G

  • 全部
Kintex™ FPGA AMD Kintex 7 FPGA
  • XC7K70T, XC7K160T

Kintex UltraScale FPGA

  • XCKU025、 XCKU035

Kintex UltraScale+ FPGA

  • XCKU3P, XCKU5P
 AMD Kintex 7 FPGA
  • 全部

Kintex UltraScale FPGA

  • 全部

Kintex UltraScale+

  • 全部
Artix™ FPGA Artix 7 FPGA
  • XC7A12T, XC7A15T, XC7A25T, XC7A35T, XC7A50T, XC7A75T, XC7A100T, XC7A200T
 Artix 7 FPGA
  • 全部
Artix UltraScale+ Artix UltraScale+
  • XCAU10P、XCAU15P、XCAU20P 和 XCAU25P
 Artix UltraScale+
  • 全部
Spartan™ 7 Spartan 7
  • XC7S6, XC7S15
  • XC7S25, XC7S50
  • XC7S75, XC7S100
 Spartan 7
  • 全部
Alveo™

Alveo

  • 全部
 Alveo
  • 全部
Kria™ Kria
  • 全部
 Kria
  • 全部
Versal™ N/A AI Core 系列
  • XCVC1902、XCVC1802、XCVC1702 和 XCVC1502
  • XQVC1702, XQVC1902
Prime 系列
  • XCVM1802、XCVM1402、XCVM1302 和 XCVM1502
AI Edge 系列
  • XCVE1752
Premium 系列
  • XCVP1202
  • XCVP1102
  • XCVP1402
  • XCVP1502
  • XCVP1702
  • XCVP1802

技术文档

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培训

免费 Vivado ML 培训课程

Vivado ML 培训课程

注册开发者计划后，即可访问以下免费的 Vivado ML 培训课程。

使用 Vivado Design Suite 设计 FPGA

视频标题 说明
FPGA 简介 概述了 FPGA 体系结构，并描述了 FPGA 的优势、应用和主要构建模块。
FPGA & 自适应 SoC 系列 推出 7 系列和 UltraScale™ FPGA、基于堆叠硅互连的 3D IC 器件、Zynq™ 7000 SoC、Zynq UltraScale+™ MPSoC 和自适应计算加速平台 (ACAP)。
Vivado Design Suite 简介 描述各种设计流程和 Vivado IDE 在流程中的作用。
Vivado Design Suite 基于项目的流程 介绍 Vivado Design Suite: 中基于项目的流程：创建项目、向项目添加文件、探索 Vivado IDE 以及模拟设计。
Vivado Design Suite 非项目模式 描述使用非项目批处理模式的设计流程，包括使用设计分析命令以及如何在非项目模式下管理约束。
UltraFast 设计方法：开发版与器件规划 介绍本课程中涵盖的方法指南以及 UltraFast 设计方法检查表。
RTL 开发 涵盖 RTL 和 RTL 设计流程、编码指南推荐、使用控制信号和复位建议。
行为模拟 描述行为仿真的过程和 Vivado IDE 中可用的仿真选项。
Vivado 综合、实现和比特流生成 查看根据设计场景创建时序约束、综合和实现设计，以及生成比特流(可选)并将其下载到演示板。
Vivado Design Suite I/O 引脚规划 使用 I/O 引脚规划布局在设计中执行引脚分配。
Vivado IP 流程 定制 IP，实例化 IP 并验证设计 IP 的层级。
Vivado ML 培训课程（优惠）

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3.购买并启动设计

视频标题 说明
使用 Vivado Design Suite 设计 FPGA （一） 本课程不仅将介绍 Vivado™ Design Suite 的入门信息，而且还将为那些未接触过 FPGA 设计的设计人员介绍 FPGA 设计流程。
使用 Vivado Design Suite 设计 FPGA （二） 此课程基于“使用 Vivado Design Suite 设计 FPGA （一）“ 课程。 了解如何构建更有效的 FPGA 设计。
使用 Vivado Design Suite 设计 FPGA （三） 此课程内容进一步基于“使用 Vivado Design Suite 设计 FPGA 1 & 2“课程。了解如何有效地采用时序收敛技术。
使用 Vivado Design Suite 设计 FPGA （四） 了解如何使用 Vivado Design Suite 和 AMD 硬件的高级功能。重点是为源同步和系统同步接口应用时序约束、利用布局规划技术等。
Vivado ML 培训课程（付费）

付费课程

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