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Vivado 的最新信息

 

展开下面的框以查看每个版本中的新功能。


2019_1

器件支持

该版本中支持以下生产器件:

  • 航天级 Kintex UltraScale:- XQRKU060
  • XA Kintex-7:- XA7K160T
  • Virtex UltraScale+ HBM (-3):- XCVU31P、XCVU33P、XCVU35P、XCVU37P

Vivado 工具

  • 通用

    • 增加了对基于命令行的 Web 安装程序的支持,从而提高了安装 Xilinx 工具的用户体验和工作效率
    • 支持磁盘使用优化,可减少安装 Vivado 工具的空间占用
    • Xilinx 已停止提供 Vivado 工具 DVD

  • DSP 系统生成器

    • 2 个最新超高采样率 (SSR) 块:将向量断言及向量关系块添加至 Xilinx SSR 块库,用于为 Zynq UltraScale+ RFSoC 部件等 Xilinx 器件构建超高采样率 (SSR) 设计。如欲了解有关超高采样率设计及最新模块库的更多详情,请参阅用户指南。
    • 所支持的 MATLAB 版本:R2018a、R2018b 和 R2019

  • Vivado 高层次综合

    • 可将 C 语言函数标记为黑箱,替换为用户提供的等效 RTL 模块
    • 数据流适用范围现在可扩展,以通过最新“稳定的”pragma/directive 支持一个阵列的多个读取器
    • 可通过数据流 pragma/directive 指定一个数据流交替缓冲序列,以提高并行执行能力
    • 修改后的内存资源 pragma/directive 允许指定存储类型及时延
    • 用户可将 ap_ctrl_none 范围设置为数据流区域,以提高吞吐量
    • C 语言库
      • C++ 模板化超高采样率 (SSR) FFT 函数。脉动阵列架构,支持每个时钟周期的多个数据采样(整数或定点)
      • 通过 xfOpenCV 增强 OpenCV 支持(版本说明
      • 全面的 math.h 函数集现针对定点数据类型进行了本地优化

  • RTL 综合

    • 增加了 VHDL-2008 特性,包括数据包通用术语、字符实体通用类型和通用函数。
    • 增量综合现已提供,可为 Vivado 项目提供可选自动增量模式。

  • Model Composer

    • DSP 模块库:最新 FFT、IFFT 和 FIR 块现在可使用 Model Composer 来设计和实现信号处理算法
    • 吞吐量控制的增强: 模块扩展,可支持吞吐量控制。使用支持的块构建设计并控制实现方案的吞吐量需求,无需对设计进行任何结构修改
    • 支持流媒体数据的其它模块:使用支持流媒体数据运行的更广泛块集设计和实现具有高吞吐量需求的算法。实例:查找表、延迟、矩阵乘法和子矩阵等。
    • C/C++ 函数导入过程中的增强复杂性支持:除了 std::complex 之外,还增加了对导入函数(使用 hls::x_complex 类型)的支持,从而在自定义块中扩展了对复杂信号的支持。
    • C/C++ 函数导入的增强功能:使用 xmcImportFunction 特性为您的设计创建自定义“源”块
    • 增强了对行矩阵及列矩阵信号维数的支持:改进代码生成基础架构,在设计中处理行矩阵 [Nx1] 和列矩阵 [1xN] 信号,从而提高性能。
    • 支持的 MATLAB 版本:R2018a、R2018b 和 R2019a

  • 互动设计环境

    • 自动向项目摘要仪表板添加新运行
    • 能够‘保存为’报告策略

  • 电路板流程与示例设计

    • 只需在 GUI 中单击一下,就可直接从 Github 下载并安装第三方电路板
       
  • Vivado 仿真器

    • 引入对 SystemVerilog 功能覆盖和报告生成(.txt 或 .html)的支持
    • 支持对并发区域中的属性和序列进行断言
    • 增强的约束随机化 supportNew 协议实例窗口,可在设计中显示 AXI 接口
    • 方框图中的“Mark Simulation”特性,可直接在波形查看器中添加 AXI 接口
       
  • IP 安全

    • 设计中的加密块将隐藏在原理图和层级查看器中。引入了适当的最新 xilinx_schematic_visibility,其可通过切换开关来修改默认行为
    • 更新的 Xilinx Vivado 公开密钥,可作为定期安全更新的一部分
       
  • 实现

    • 最新 AXI Regslice IP 可高速通过 SLR,自动插入流水线。
      • 提高 Virtex UltraScale+ HBM 设计性能(高达 450 MHz)。
      • 支持所有 UltraScale 和 UltraScale+ 器件。
      • 基于属性的机制,可用于自定义总线及接口。
    • 布置过程中,高扇出网的物理优化更快。
    • 自动 SLR 交叉寄存器的使用,可提高性能,减少 QoR 变化
    • 对于带有许多时序异常的设计,报告方法的运行速度可提高 2 倍。
    • opt_design 添加一个 SRL remap 选项,可在 SRL 位移寄存器原语和寄存器链之间转换。允许平衡利用率和性能。

  • 约束与分析

    • 软 Pblock:可使 Pblock 边界变软,允许各单元按要求移动,以提高性能。
    • SLR Pblock:现在可使用 SLR 指定 Pblock 范围,以实现更简单的定义。
    • report_methodology 命令可添加与时序相关的新方法检查。
    • report_qor_suggestions (RQS) 的建议现在是基于对象的,由实现流程命令自动应用。
    • 重新构建 report_ram_utilization 命令,可为稀疏性及时序临界性提供更有意义的统计信息。

  • 功耗分析

    • UltraScale+ XPE 包含更详细的 RF 数据转换器设置,用于 Zynq UltraScale+ RFSoC Gen 3 器件的功耗分析。
    • UltraScale+ XPE 添加一个 HBM 向导,为 HBM 功耗分析提供系统级参数输入,以便自动生成相应的电子表格条目。

  • Vivado 调试

    • IBERT GTM:在 GTM 及串行 I/O 分析仪的 IBERT 设计中,可使用 PAM4 和 NRZ 调制为 GTM 收发器实现 9.8 Gb/s 的线路速率,最高可达 58 Gb/s。支持 PAM4 信令的正向纠错 (FEC) 模式以 160 位数据位宽模式和内部 PRBS 模式提供(FEC 不支持 NRZ)。此外,还为眼交叉分析筛选器、直方图和不同链接的信噪比信息提供新的绘图功能。
    • Busplot 查看器:逻辑分析仪现在为调试 DSP 和 RF 应用提供 Busplot 查看器功能。这允许用户根据探针值、时间或样本以及其它探针数据绘制不同的图表。查看器允许用户选择任何信号,用作 X 轴和 Y 轴数据,在同一图上绘制多个图形。
    • HBM 监控器:全新内存调试功能可用于监控 HBM 设计状态及性能。与内存校准调试类似,HBM 监控器仪表板将显示 HBM 内存模块的校准状态和静态温度,以及各种吞吐量信息和不同通道上的监控活动。
    • RF 分析仪:用于调试 ZU+ RFSoC 器件的 RF 分析仪工具现已提供。该工具主要用在用户电路板上,帮助了解电路板在高频率应用中的性能。RF 分析仪将相同的基本 GUI 用作 RFSoC 评估工具。RF 分析仪虽然提供大量类似的特性,但与电路板无关。RF 分析仪无需使用特定电路板实现信息,依赖 BRAM 缓冲器,而不是 DDR RAM,电路板需要时,可要求用户配置一个外部锁相环,并可通过 JTAG 在主机 PC 和目标电路板之间通信。
  • 知识产权 (IP)

    • 最新 50G RS-FEC(544、514):50G 无线应用使用的最新 FEC (2x26G) ,在添加外部 bitmux 芯片时,可实现 PAM-4 应用
    • 集成型 UltraScale/UltraScale+ 100G 以太网子系统:全新可选 AXI 数据总线接口支持基于标准的接口
    • 10G/25G 以太网子系统、40G/50G 以太网子系统、集成型 UltraScale/UltraScale+ 100G 以太网子系统、USXGMII、1G/10G/25G 以太网交换子系统:通过基于所选特性创建统计逻辑,实现尺寸优化的统计计数器
    • 视频与影像 IP:视频处理内核新增对 8K30 分辨率的支持,视频混频器增加 16 层混合,而帧缓冲器则新增对 12 和 16bpc 的支持;
    • SmartConnect:提高了面积效率、特别适合小型配置和 AXILite 端点
    • AXI Bram 控制器:提高了单拍事务处理的性能。可配置的读取时延,适用于紧密的时间间隔。
  • 部分重配置

    • 任何 Vivado 版本都不再需要用于部分重新配置的许可证

2018_3

下载 Vivado Design Suite 2018.3 ,可支持

  • Virtex UltraScale+ 58G ES1 器件:— XCVU27P、XCVU29P
  • Virtex UltraScale+ HBM: XCVU31P、 XCVU33P、 XCVU35P、 XCVU37P

  • Vivado 特性:
    • QoR 改进 — Fmax 提高 3%,路由器编译速度比 2018.1 (UltraScale+) 快 2 倍
    • 可在运行或运行步骤之间轻松比较报告结果
    • 基于 AXI 事务处理的全新波形查看器
    • 可更便捷控制版本的 Diff 方框图
    • Early timing closure analysis with Report QoR Analysis
  • IP 子系统/内核:
    • 无线:全新 10G / 25G Radio over Ethernet Framer 
      • eCPRI 范例设计
      • 支持 NGFI IEEE 1914.3
    • 无线:全新 25G 时间敏感型网络 (TSN) 面向 802.1CM
    • 有线: 400G、 200G、 100G 和 50G Ethernet,支持 US+ 58G GTMs
    • 通过硬件调试器提供 HBM 分析控制台
    • Video IP: 所有 HLS 视频处理内核现在都免许可证,并与 Vivado(VPSS、视频混频器、视频 TPG、帧缓冲器 WR/RD、伽玛 LUT、Demosaic、VTC)一起安装。用于场景变化检测和多输出定标器的两个新内核
       
  • 嵌入式软件:
    • PetaLinux 切换至独立的 XSCT 基础架构
    • 更稳健的多媒体基础架构,包括音频支持
    • 新许可证消除了设备限制
    • 升级到 Xen 4.11 的 Xen Hypervisor
    • 在 MicroBlaze 中支持 64 位内存寻址
  • 量产器件:
    • 国防级 Zynq UltraScale+ RFSoC:— XQZU21DR (-1M)、XQZU28DR(-1M、-1、-1LV、-1L、-2
    • 国防级 UltraScale+ MPSoC:— XQZU3EG(-1M, -1、-1LV、-1L、-2)、XQZU9EG ( -1M、-1、-1LV、-1L、-2)
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