2. IP 核
  3. Auto Contrast Enhancement (ACE) IP Core

Auto Contrast Enhancement (ACE) IP Core

要求信息

产品描述

The Auto Contrast Enhancement (ACE) IP core produces the low-contrast enhanced output stream by histogram analysis of the input stream without loss of image details. The IP follows AXI4 protocol allowing easy IP integration with the user’s design. IP core has AXI4 interface ports for stream, memory and control.

主要特性与优势

  • Generates contrast-enhanced output
  • Configurable parameters such as resolution, gray level, enhance mode( 0 - original unenhanced output, 1 - contrast-enhanced output)
  • Supports a maximum of 1920x1080, resolution with 1 pixel per clock
  • Supports 24-bit RGB input and output
  • AXI4-Lite control interface
  • AXI4-Stream interface for input and output video
  • AXI4-MM interface for reading stream data from memory

特色技术文档

器件实现矩阵

面向此核实现范例的器件使用矩阵。联系供应商了解更多信息。

系列 器件 速度等级 工具版本 硬件验证？ 片 LUT BRAM DSP48 CMT GTx FMAX (Mhz)
KINTEX-7 Family XC7K325T -2 Vivado 2019.2 4109 11328 10 40 0 0 200

IP 质量指标

综合信息

数据创建日期 Jul 31, 2023
当前 IP 修订号 v1.0
当前修订日期已发布 Aug 27, 2021
第一版发布日期 Aug 27, 2021

Xilinx 客户的生产使用情况

Xilinx 客户成功生产项目的数量 1
可否提供参考？ Y

交付内容

可供购买的 IP 格式 Source Code, Netlist
源代码格式 VHDL, Verilog
是否包含高级模型？ Y
模型格式 C++
提供集成测试台 N
是否提供代码覆盖率报告？ N
是否提供功能覆盖率报告？ Y
是否提供 UCF？ N
商业评估板是否可用？ Y
评估板所用的 FPGA Artix-7
是否提供软件驱动程序？ N

实现方案

代码是否针对 Xilinx 进行优化？ Y
标准 FPGA 优化技术 UltraFast Design Methodology
定制 FPGA 优化技术 None
所支持的综合软件工具及版本 Xilinx XST / 2019.2; Vivado Synthesis / 2019.2 ,2018.1 and 2018.2
是否执行静态时序分析？ N
AXI 接口 AXI4-Lite, AXI4-Stream, AXI4
是否包含 IP-XACT 元数据？ Y

验证

是否有可用的文档验证计划？ Yes, document only plan
测试方法 Directed Testing
断言 N
收集的覆盖指标 Code
是否执行时序验证？ N
可用的时序验证报告 N
所支持的仿真器 Xilinx lSim / 2019.2

硬件验证

在 FPGA 上进行验证 Y
所使用的硬件验证平台 KC705, AC701 and Nexys 4 DDR
已通过的行业标准合规测试 N
是否提供测试结果？ N