2. IP 核
  3. AXI Interconnect

AXI Interconnect

概述

产品描述

包含在Vivado 和 ISE 设计套件中，不收取额外费用

AXI Interconnect IP 将一个或多个 AXI 存储器映射的主器件连接到一个或多个存储器映射的从器件。AXI 接口符合 ARM® 的 AMBA® AXI 第 4 版规范，包括 AXI4-Lite 控制寄存器接口子集。Interconnect IP 仅用于存储器映射传输；AXI4-Stream 传输不适用。AXI Interconnect IP 可作为嵌入式开发套件 (EDK) 中 Vivado™ IP 目录中的处理器内核使用，或者作为 CORE Generator™ IP 目录中的独立内核使用。

主要功能与优势

EDK

  • 可选的互联架构
    • 纵横机模式（性能最优化）：共享地址多数据 (SAMD) 纵横机架构，具有面向写入和读取数据通道的并行路径
    • 共享访问模式（面积最优化）：共享的写入数据、共享读取数据和单独的共享地址路径。
  • AXI 兼容协议（AXI3、AXI4 和 AXI4-Lite）包括：
    • 针对增量 (INCR) 突发量的长达 256 的突发长度
    • 当针对 AXI3 从器件时，可通过分解事务处理内容来转换大于 16 拍的 AXI4 突发量
    • 生成 REGION 输出，供有多个地址解码范围的从器件使用
    • 在每条通道上传播 USER 信号（如果有）； 独立的每通道 USER 信号宽度（可选）
    • 传播服务质量 (QoS) 信号（如果有）；不被 AXI Interconnect 内核使用（可选）
  • 接口数据宽度：
    • AXI4: 32、64、128、256、512 或 1024 位
    • AXI4-Lite: 32 位
  • 32 位地址宽度
  • 连接 1-16 个主器件和 1-16 个从器件
  • 内置数据宽度转换、同步/异步时钟速率转换和 AXI4-Lite/AXI3 协议转换功能
  • 可选的寄存器 slice 流水线和数据路径 FIFO 缓冲
  • 可选的数据包 FIFO 功能
    • 时延发出 AWVALID 信号，直到完整的突发量存储在写数据 FIFO 中为止
    • 时延发出 ARVALID 信号，直到读数据 FIFO 有足够的空间存储整个突发量长度为止
  • 在纵横机模式下支持多种出色的事务处理功能
  • 循环依赖（死锁）的 “每 ID 单从器件” 避免法
  • 固定优先权和轮询仲裁
  • 支持整体针对每个已连接从器件的 “信任区” 安全功能
  • 支持只读和只写主器件和从器件，减少资源使用。

CORE Generator

  • AXI 兼容协议（仅 AXI4），包括：
    • 针对增量 (INCR) 突发量的长达 256 的突发长度
    • 传播服务质量 (QoS) 信号（如果有）；不被 AXI Interconnect 内核使用（可选）
  • 接口数据宽度：32、64、128、256、512 或 1024 位
  • 地址宽度：12 至 64 位
  • 连接 1-16 个主器件和 1 个从器件
  • 内置的数据宽度转换和同步/异步时钟速率转换
  • 可选的寄存器 slice 流水线和数据路径 FIFO 缓冲
  • 可选的数据包 FIFO 功能
    • 时延发出 AWVALID 信号，直到完整的突发量存储在写数据 FIFO 中为止
    • 时延发出 ARVALID 信号，直到读数据 FIFO 有足够的空间存储整个突发量长度为止
  • 支持多种出色的事务处理功能
  • 固定优先权和轮询仲裁
  • 支持只读和只写主器件，减少资源使用。

资源利用率

技术支持

器件系列:

设计工具:

技术文档

主要资料

Default Default 标题 文件类型 日期