AR# 33403

MIG v3.2, Virtex-6 FPGA DDR2/DDR3 – 端口连接尺寸不匹配出现仿真警告

描述

当仿真 MIG v3.2 Virtex-6 DDR3 和 DDR2 SDRAM UDIMM 设计时,会生成以下警告:

 # ** Warning: (vsim-3015) sim_tb_top.v(608): [PCDPC] - Port size (1 or 1) does not match connection size (2) for port 'cs_n'. 

 # ** Warning: (vsim-3015) sim_tb_top.v(608): [PCDPC] - Port size (1 or 1) does not match connection size (2) for port 'odt'

解决方案

这些警告因 sim_tb_top.v 测试台模块中的信号端口宽度不匹配而出现。 

对于 UDIMM 设计而言,CS 和 ODT 信号宽度为 2。 

不过在测试台(sim_tb_top.v)中,只有 1 位映射到存储器模型实例。

解决这些问题,替换 sim_tb_top.v 模块中的以下代码: 

原始代码:

.cs_n (ddr2_cs_n_sdram), 
.odt (ddr2_odt_sdram)


解决方法  

.cs_n (ddr2_cs_n_sdram[i/8]), 
.odt (ddr2_odt_sdram[i/8])


sim_tb_top.v 模块的这些变化已包含在 ISE 设计套件 11.4 提供的 MIG v3.3 中。

AR# 33403
日期 08/14/2014
状态 Active
Type 综合文章
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