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AR# 33698

MIG 7 系列和 Virtex-6 FPGA DDR2/DDR3 - 如何驱动用户接口?

描述

MIG 设计助手部分将助您了解驱动用户接口的信息。

注意:本答复记录是 Xilinx MIG 解决方案中心的一部分(Xilinx 答复 34243)。Xilinx MIG 解决方案中心可解决所有与 MIG 相关的问题。无论您是要使用 MIG 来进行新设计还是要解决问题,请使用 MIG 解决方案中心来指导您获取相应的信息。

解决方案

与控制器连接

可使用用户接口 (UI) 或本地接口连接存储控制器。用户接口如同简易 FIFO 接口。尽管控制器可能已将DDR总线上的请求重新排序以提高处理效率,但用户界面将始终按请求的顺序返回数据。可使用用户接口 (UI) 或本地接口连接存储控制器。

本地接口

在某些情况下本机可提供更高的性能,但更难用,用户应用程序还需要更多的开销。本机接口不含缓冲器并可快速返回数据,但返回的数据可能是无序的。若使用本机接口,则应用程序内部必须对已接收的数据进行重新排序。

以下信息介绍了用户界面的时序协议以及对它进行控制的办法。

用户接口 (UI)

物理的RANK、BANK、ROW、COLUMN用户接口模块寻址方式概括如图1所示。允许简易逻辑地址接口。

Figure-1 Memory Address Mapping
Figure-1 Memory Address Mapping

Figure 1: Memory Address Mapping

命令路径

当用户逻辑指令app_en是有效时且来自UI的 app_full为无效时,用户接口(UI)将装载一条指令到指令FIFO中。只要 app_full为有效,指令都将被UI忽视。用户逻辑指令需使app_en一直处于高电平以得到有效指令命令和地址值,直到app_full为无效状态。如图2所示。非背靠背书写指令如图3所示。在写入的指令已保存之后,写入得到的数据,如1c中所示,其中最大延迟为2个时钟周期。

Figure-2 UI Command Timing with app_full Asserted
Figure-2 UI Command Timing with app_full Asserted

Figure 2:UI Command Timing with app_full Asserted

app_cmd 端口提供的命令如下:

Figure-3  app_cmd 命令[2:0]

图 3: app_cmd[2:0] 命令

注:更新不是用户命令。控制器以常规的时间间隔对存储器进行自动刷新。了解更多有关自动更新的信息,敬请查看 (Xilinx 答复 34371)

更多有关发送特定指令和寻址方式的详细信息,请参见以下内容:

(Xilinx 答复 34763) - Performing Reads
(Xilinx Answer 34677) - Performing Writes
(Xilinx 答复 34779) - Addressing
(Xilinx 答复 34780) - Masking Data
(Xilinx 答复 35091) - When app_rdy is not asserted
(Xilinx 答复 34941) - Available DDR commands
(Xilinx 答复 35410) - How many commands can be stored?

了解更多信息,敬请参考 DDR2/DDR3 存储接口解决方案 > 连接核: Virtex-6 FPGA 存储接口解决方案用户指南 (UG406) 和 7 系列 FPGA 存储接口解决方案用户指南 (AXI) (UG586)。

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
34320 MIG 7 Series and Virtex-6 DDR2/DDR3 - Usage of User Design N/A N/A
34790 MIG Virtex-6 and 7 Series DDR2/DDR3 - User Interface N/A N/A

子答复记录

相关答复记录

AR# 33698
日期 02/22/2013
状态 Active
Type 解决方案中心
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