AR# 33775

有关 Virtex-6 FPGA 的 PCI Express 集成模块封装的设计咨询

描述

针对一般设计过程出现的重大问题创建设计咨询答复记录,精选后用于 Xilinx 提醒通知系统。

解决方案


如欲了解有关 Virtex-6 FPGA 的 PCI Express 集成模块封装的现有版本说明和已知问题的完整列表,敬请参阅 IP 版本说明指南:http://china.xilinx.com/support/documentation/ip_documentation/xtp025.pdf

设计咨询
02/02/2012 -(Xilinx 答复 45771) 有关 Virtex-6 FPGA 的 PCI Express 集成模块封装的设计咨询 - 当使用128位x8 Gen 2 接口时, 接收接口信号m_axis_rx_tvalid可能在数据包中失效

01/20/2011 - (Xilinx 答复 39456) - Virtex-6 FPGA 的 PCI Express 集成模块封装设计咨询 - 避开延迟对准的捷径

11/18/2010 - (Xilinx 答复 39164) - Virtex-6 的 PCI Express 集成模块封装(v1.6 和 v2.1 )设计咨询 - 需要将 MMCM 上的 BANDWIDTH 属性设置为低

08/04/2010 - (Xilinx 答复 37207) - Virtex-6 FPGA 的 PCI Express 集成模块封装 (v1.5) 设计咨询 - 在集成模块传输缓冲区为满时,x8 Gen 2 128 位封装不会置 trn_tdst_rdy_n 为无效

要更新您的 Xilinx 提醒通知首选项,敬请访问: http://china.xilinx.com/support/myalerts

修订历史
02/02/2012 - 新增 45771
01/20/2011 - 新增 39456
11/18/2010 - 新增 39164
08/03/2010 - 新增 37207
11/16/2009 - 为访问首选项添加新的链接。

11/09/2009 - 初始版本

链接问答记录

子答复记录

相关答复记录

AR# 33775
日期 05/20/2012
状态 Active
Type 设计咨询
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