AR# 34565

有关 Virtex-6 FPGA 设计咨询的主要答复记录

描述

设计咨询答复记录是专为对于当前进行中的设计至关重要的问题所创建的,精选后用于赛灵思提醒通知系统。

本设计咨询涵盖了 Virtex-6 FPGA 以及影响 Virtex-6 FPGA 设计的相关问题。

解决方案

2020 年 4 月 20 日发布的设计咨询

2020 年 4 月 15 日(赛灵思答复记录 73541)7 系列/Virtex-6 FPGA 设计咨询:破解比特流加密。[SECURITY]

2013 年 4 月 8 日发布的设计咨询提醒:

2013 年 4 月 5 日(赛灵思答复记录 45166)更新了有关 Virtex-6 FPGA GTH 收发器的设计咨询,包括更新的 RX_P1_CTRL 属性值

  

2012 年 8 月 13 日发布的设计咨询提醒:

2012 年 8 月 15 日(赛灵思答复记录 51145)设计咨询 - 14.2 iMPACT - 对 Virtex-6 进行间接编程导致工具在无预警的情况下崩溃


2012 年 5 月 21 日发布的设计咨询:

2012 年 5 月 17 日(赛灵思答复记录 47938)有关 Virtex-6 FPGA 的设计咨询:使用 OPAD Tioop/Tiotp 的设计必须重新运行时序分析

  

2012 年 2 月 13 日发布的设计咨询提醒:

2012 年 1 月 25 日更新(赛灵思答复记录 42444)有关 Virtex-6 FPGA 的设计咨询:使用 18K/36K 块 RAM 或 18K/36K FIFO 的设计必须重新运行时序分析

  

2012 年 1 月 16 日发布的设计咨询提醒:

2012 年 1 月 13 日(赛灵思答复记录 45166)有关 Virtex-6 的设计咨询:GTH 收发器启动时突发错误,并且启动时 RXRECCLK 不执行切换

  

2011 年 12 月 19 日发布的设计咨询提醒:

2011 年 12 月 13 日(赛灵思答复记录 43591)更新有关 Virtex-6 FPGA GTH 收发器的设计咨询,解决 RXBUFRESET 相关初始化序列和 BUFFER_CONFIG_LANEx 问题,包含有关工程采样 (ES) 硅片的修复信息

2011 年 11 月 21 日发布的设计咨询提醒:

2011 年 11 月 21 日(赛灵思答复记录 44174)有关启动后正确同步触发器和 SRL 的方法的设计咨询

  

2011 年 9 月 19 日发布的设计咨询提醒:

2011 年 9 月 19 日(赛灵思答复记录 43829)有关 Virtex-6 FPGA GTH 收发器的设计咨询 - x4 模式下封装中出现 RXBUFRESET 连接错误

  

2011 年 8 月 22 日发布的设计咨询提醒:

2011 年 8 月 22 日(赛灵思答复记录 43591)有关 Virtex-6 FPGA GTH 收发器的设计咨询:需更新以解决 RXBUFRESET 相关初始化序列和 BUFFER_CONFIG_LANE -x 问题。

  

2011 年 8 月 8 日发布的设计咨询提醒:

2011 年 8 月 8 日(赛灵思答复记录 43346)有关 Virtex-6 GTH 的设计咨询:非重定时 10G+ 光学接口(例如,SFP+ 和 QSFP)的建议
2011 年 8 月 8 日(赛灵思答复记录 42682)有关 Virtex-6 FPGA 的设计咨询 - 13.x iMPACT - 当目标 FPGA 并非 JTAG 链中的唯一器件时,发生 eFUSE 密钥编程错误

  

2011 年 7 月 11 日发布的设计咨询提醒:

2011 年 7 月 8 日(赛灵思答复记录 42444)有关 Virtex-6 FPGA 的设计咨询:使用 18K/36K 块 RAM 或 18K/36K FIFO 的设计必须重新运行时序分析
2011 年 7 月 7 日(赛灵思答复记录 41821)有关 Virtex-6 FPGA 的设计咨询 - BitGen 选项 -g Next_Config_Addr:默认值已更改
2011 年 7 月 7 日(赛灵思答复记录 41099)有关 Virtex-6 FPGA 的设计咨询:同步 FIFO 的复位必须同步到 RDCLK/WRCLK

  

2011 年 7 月 6 日发布的设计咨询提醒:

2011 年 7 月 1 日(赛灵思答复记录 42444)有关 Virtex-6 FPGA 的设计咨询:使用 18K/36K 块 RAM 或 18K FIFO 的设计必须重新运行时序分析
2011 年 6 月 30 日(赛灵思答复记录 42682)有关 Virtex-6 FPGA 的设计咨询 - 13.x iMPACT - 当目标 FPGA 并非 JTAG 链中的唯一器件时,发生 eFUSE 密钥编程错误
2011 年 4 月 11 日(赛灵思答复记录 41099)有关 Virtex-6 FPGA 的设计咨询:同步 FIFO 的复位必须同步到 RDCLK/WRCLK

  

2011 年 3 月 21 日发布的设计咨询提醒:

2011 年 3 月 18 日(赛灵思答复记录 40885)更新有关 Virtex-6 FPGA 量产级 (Production) GTH 收发器的设计咨询,包含 GTH TXUSERCLKOUT/RXUSERCLKOUT 操作指南。

  

2011 年 3 月 7 日发布的设计咨询提醒:

2011 年 3 月 4 日(赛灵思答复记录 40885)有关 Virtex-6 FPGA 量产级 (Production) GTH 收发器的设计咨询

  

2010 年 10 月 18 日发布的设计咨询提醒:

2010 年 10 月 11 日(赛灵思答复记录 38132)Virtex-6 FPGA MMCM 设计咨询:MMCM BANDWIDTH 属性要求
2010 年 10 月 11 日(赛灵思答复记录 38133)Virtex-6 FPGA MMCM 设计咨询:当 Fclkin > 315 MHz 时的 DIVCLK_DIVIDE 值的限制
2010 年 9 月 27 日(赛灵思答复记录 38134)Virtex-6 配置 PROGRAM_B 管脚在上电前如果被置低就不会延迟配置
2010 年 9 月 7 日(赛灵思答复记录 36642)Virtex-6 系统监控器最大 DCLK 频率已调低至 80 MHz

  

2010 年 8 月 30 日发布的设计咨询提醒:

2010 年 8 月 27 日(赛灵思答复记录 37667)Virtex-6 FPGA -1L 工业级 Vccint 规格更改

  

2010 年 3 月 22 日发布的设计咨询:

2010 年 3 月 19 日(赛灵思答复记录 34859)Virtex-6 FPGA 块 RAM 设计咨询:地址空间重叠
2010 年 2 月 11 日(赛灵思答复记录 33849)Virtex-6 FPGA MMCM 面向所有 MMCM、VCO 最低频率和 CLKBOUT_MULT_F 值的新要求
2010 年 1 月 22 日(赛灵思答复记录 34164)Virtex-6 11.4 ISE - Virtex-6 FPGA 设计在 ISE 11.5 或更高版本的软件中必须重新运行实现

修订历史:


2013 年 4 月 5 日更新答复记录 45166
2012 年 9 月 24 日次要更新:内容无更改
2012 年 8 月 9 日新增答复记录 51145
2012 年 5 月 17 日新增答复记录 47938
2012 年 2 月 13 日新增答复记录 42444 更新
2012 年 1 月 13 日新增答复记录 45166
2011 年 12 月 13 日更新答复记录 43591
2011 年 12 月 12 日更新答复记录 44174 标题
2011 年 11 月 21 日新增答复记录 44174
2011 年 9 月 15 日新增答复记录 43829
2011 年 8 月 18 日新增答复记录 43591
2011 年 8 月 1 日新增答复记录 43346,更新答复记录 42682
2011 年 7 月 7 日新增答复记录 41821,并更新答复记录 42444 和 41099
2011 年 7 月 5 日新增答复记录 42444,更新答复记录 41099
2011 年 6 月 30 日新增答复记录 42682
2011 年 3 月 18 日更新答复记录 40885
2011 年 3 月 4 日新增答复记录 40885
2010 年 10 月 14 日新增答复记录 38134 和 36642
2010 年 10 月 12 日新增答复记录 38132 和 38133
2010 年 8 月 27 日新增答复记录 37667
2010 年 3 月 19 日——初始版本

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
34963 Xilinx Virtex-6 FPGA Solution Center N/A N/A
40687 Packaging Solution Center N/A N/A

子答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
45166 Virtex-6 FPGA GTH 收发器 - 信道处于节能模式会导致Quad出现错误 N/A N/A
43829 Design Advisory for Virtex-6 FPGA GTH Transceivers - Incorrect RXBUFRESET connections in the wrapper in x4 mode N/A N/A
42444 Design Advisory for Virtex-6 FPGA - Designs using 18K/36K block RAM or 18K/36K FIFO must be re-run through timing analysis N/A N/A
41821 Design Advisory for Virtex-6 BitGen Option Change Can Cause Configuration Failures for Bit Files Generated in 13.2 Where 13.1 Files Worked N/A N/A
41099 Design Advisory for Virtex-6 FPGA - Synchronous FIFOs must have reset synchronized to RDCLK/WRCLK N/A N/A
38134 Design Advisory for Virtex-6 Configuration - PROGRAM_B pin held Low prior to power up does not delay configuration N/A N/A
38133 Virtex-6 FPGA MMCM 设计建议- 当 Fclkin > 315 MHz 时限定 DIVCLK_DIVIDE 的值 N/A N/A
38132 Virtex-6 FPGA MMCM 设计咨询 - MMCM BANDWIDTH 属性要求 N/A N/A
37667 Virtex-6 FPGA -1L 工业级 Vccint 规范修改 N/A N/A
34859 Virtex-6 FPGA Block RAM 设计咨询 - 地址空间重叠 N/A N/A
47938 有关 14.1 时序分析 Virtex-6 的设计咨询——Tioop/Tiotp 值在分析 OFFSET OUT 和 FROM:TO 约束时有所增加 N/A N/A
44174 设计咨询 - 在启动后正确同步化SRL与触发器的技巧 N/A N/A
33849 Virtex-6 FPGA MMCM - New Requirements for all MMCMs, VCO minimum frequency, and CLKFBOUT_MULT_F values N/A N/A
34164 Virtex-6 11.4 ISE - Virtex-6 FPGA designs must be re-run through implementation in ISE 11.5 or later software N/A N/A
51145 设计咨询 - 14.2 iMPACT - 对 Virtex-6 进行间接编程导致工具在无预警的情况下崩溃 N/A N/A

相关答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
44174 设计咨询 - 在启动后正确同步化SRL与触发器的技巧 N/A N/A
43346 Virtex-6 GTH 设计咨询 - 有关非重定时 10G+ 光学接口(如 SFP+ 和 QSFP)的建议 N/A N/A
41099 Design Advisory for Virtex-6 FPGA - Synchronous FIFOs must have reset synchronized to RDCLK/WRCLK N/A N/A
40885 Design Advisory for the Virtex-6 FPGA Production GTH Transceivers N/A N/A
38134 Design Advisory for Virtex-6 Configuration - PROGRAM_B pin held Low prior to power up does not delay configuration N/A N/A
38133 Virtex-6 FPGA MMCM 设计建议- 当 Fclkin > 315 MHz 时限定 DIVCLK_DIVIDE 的值 N/A N/A
38132 Virtex-6 FPGA MMCM 设计咨询 - MMCM BANDWIDTH 属性要求 N/A N/A
37667 Virtex-6 FPGA -1L 工业级 Vccint 规范修改 N/A N/A
36642 Virtex-6 System Monitor - Maximum DCLK frequency revised down to 80 MHz N/A N/A
34904 Xilinx Configuration Solution Center N/A N/A
34859 Virtex-6 FPGA Block RAM 设计咨询 - 地址空间重叠 N/A N/A
33849 Virtex-6 FPGA MMCM - New Requirements for all MMCMs, VCO minimum frequency, and CLKFBOUT_MULT_F values N/A N/A
34164 Virtex-6 11.4 ISE - Virtex-6 FPGA designs must be re-run through implementation in ISE 11.5 or later software N/A N/A
43829 Design Advisory for Virtex-6 FPGA GTH Transceivers - Incorrect RXBUFRESET connections in the wrapper in x4 mode N/A N/A
42682 Design Advisory for Virtex-6, 13.x/14.x iMPACT - eFUSE key programming incorrect when target FPGA is not the only device in the JTAG chain N/A N/A
42444 Design Advisory for Virtex-6 FPGA - Designs using 18K/36K block RAM or 18K/36K FIFO must be re-run through timing analysis N/A N/A
41821 Design Advisory for Virtex-6 BitGen Option Change Can Cause Configuration Failures for Bit Files Generated in 13.2 Where 13.1 Files Worked N/A N/A
34963 Xilinx Virtex-6 FPGA Solution Center N/A N/A
AR# 34565
日期 07/02/2020
状态 活跃
Type 设计咨询
器件 More Less