AR# 34565

有关 Virtex-6 FPGA 设计咨询的主要答复记录

描述

针对一般设计过程出现的重大问题创建设计咨询答复记录,精选后用于 Xilinx 提醒通知系统。

该设计咨询涵盖 Virtex-6 FPGA 以及影响 Virtex-6 FPGA 设计的相关问题。

解决方案

2013 年 4 月 8 日发布的设计咨询提醒:
04/05/2013 (Xilinx 答复 45166) 更新有关 Virtex-6 FPGA GTH 收发器的设计咨询,包含更新的 RX_P1_CTRL 属性值

2012 年 8月 13 日发布的设计咨询提醒:
08/15/2012 (Xilinx 答复 51145) 设计咨询 - 14.2 iMPACT - 对 Virtex-6 进行间接编程导致工具在无预警的情况下崩溃

2012 年 5月 21 日发布的设计咨询提醒:
05/17/2012 (Xilinx 答复 47938) 有关 Virtex-6 FPGA 的设计咨询 - 使用 OPAD Tioop/Tiotp 的设计必须通过时序分析重新运行

2012 年 2 月 13 日 发布的设计咨询提醒:
01/25/2012 更新至(Xilinx 答复 42444) Virtex-6 FPGA 设计咨询 - 使用 18K/36K block RAM 或 18K/36K FIFO 的设计必须通过时序分析来重新运行

2012 年 1月 16 日 发布的设计咨询提醒:
01/13/2012 (Xilinx 答复 45166) 有关 Virtex-6 GTH 收发器的设计咨询- 启动时出现错误/ RXRECCLK 在启动时未切换

2011 年 12月 19 日 发布的设计咨询提醒:
12/13/2011(Xilinx 答复 43591)有关Virtex-6 FPGA GTH 收发器的设计咨询 - 有关RXBUFRESET的初始化顺序及 BUFFER_CONFIG_LANEx 问题,在 ES Silicon 中包含修补信息

设计咨询提醒(2011 年 11 月 21 日)
11/21/2011 - (Xilinx 答复 44174) 有关启动后正确同步触发器和 SRL 的技术设计咨询

2011年9月19日发布的设计咨询提醒:
09/19/2011(Xilinx 答复 43829)有关Virtex-6 FPGA GTH 收发器的设计咨询: 在x4 模式封装中错误的 RXBUFRESET 连接

2011年8月22日发布的设计咨询提醒:
08/22/2011(Xilinx 答复 43591)Virtex-6 FPGA GTH 收发器设计咨询 - 解决 RXBUFRESET 相关的初始化序列以及 BUFFER_CONFIG_LANEx 问题所需的更新

2011 年 8 月 8 日发布的设计咨询提醒:
08/08/2011(Xilinx 答复 43346) Virtex-6 FPGA 设计咨询 - 关于 GTH 收发器非重定时 10G+ 光学接口(如 SFP+ 和 QSFP)的建议
08/08/2011 (Xilinx 答复 42682)Virtex-6 FPGA 设计咨询 - 当目标 FPGA 不是 JTAG 链中的唯一器件时,13.x iMPACT - eFUSE 密钥编程出现错误

2011 年 7 月 11 日 发布的设计咨询提醒:
07/08/2011 (Xilinx 答复 42444) Virtex-6 FPGA 设计咨询 - 使用 18K/36K block RAM 或 18K/36K FIFO 的设计必须通过时序分析来重新运行
07/07/2011 (Xilinx 答复 41821) Virtex-6 FPGA 设计咨询 - BitGen Option -g Next_Config_Addr:默认值已更改
07/07/2011 (Xilinx 答复 41099)Virtex-6 FPGA 设计咨询 - 同步 FIFO 必须让复位同步到 RDCLK/WRCLK

2011 年 7 月 6 日 发布的设计咨询提醒:
07/01/2011 (Xilinx 答复 42444) Virtex-6 FPGA 设计咨询- 使用 18K/36K block RAM 或 18K FIFO 的设计必须通过时序分析来重新运行
06/30/2011 (Xilinx 答复 42682)Virtex-6 FPGA 设计咨询 - 当目标 FPGA 不是 JTAG 链中的唯一器件时,13.x iMPACT - eFUSE 关键编程出错
04/11/2011 (Xilinx 答复 41099) Virtex-6 FPGA 设计咨询 - 同步 FIFO 必须让复位同步到 RDCLK/WRCLK

2011 年 3 月 21 日发布的设计咨询提醒:
03/18/2011 (Xilinx 答复 40885) Virtex-6 FPGA 设计咨询更新:量产 GTH 收发器包括 GTH TXUSERCLKOUT/RXUSERCLKOUT 操作指南

2011 年 3 月 7 日发布的设计咨询提醒:
03/04/2011 (Xilinx 答复 40885) 有关 Virtex-6 FPGA 的设计咨询 - 量产 GTH 收发器

2010 年 10 月 18 日发布的设计咨询提醒:
10/11/2010 (Xilinx 答复 38132) Virtex-6 FPGA MMCM 设计咨询 - MMCM BANDWIDTH 属性要求
10/11/2010 (Xilinx 答复 38133) Virtex-6 FPGA MMCM 设计咨询 - 当 Fclkin > 315 MHz 时,DIVCLK_DIVIDE 值的限制
09/27/2010 (Xilinx 答复 38134) Virtex-6 配置 - PROGRAM_B 引脚加电前为低电平并不延误配置
09/07/2010 (Xilinx 答复 36642) Virtex-6 系统监控器 - DCLK 的最大频率调低至 80MHz

2010 年 8 月 30 日发布的设计咨询提醒:
08/27/2010 (Xilinx Answer 37667) Virtex-6 FPGA -1L 工业级电压输入规范修改

2010 年 3 月 22 日发布的设计咨询提醒:
03/19/2010 (Xilinx 答复 34859) Virtex-6 FPGA Block RAM 设计咨询 - 地址空间部分重叠
02/11/2010 (Xilinx 答复 33849) Virtex-6 FPGA MMCM - 对所有 MMCM、VCO 最小频率和 CLKBOUT_MULT_F 值的新要求
01/22/2010 (Xilinx 答复34164) Virtex-6 11.4 ISE - Virtex-6 FPGA 设计必须在 ISE 11.5 或更高版本的软件重新运行直至实现

修订历史:

04/05/2013 - 更新答复记录 45166
09/24/2012 - 略有改动; 内容无改动
08/09/2012 - 新增答复记录 51145
05/17/2012 - 新增答复记录 47938
02/13/2012 -新增答复记录更新 42444
01/13/2012 - 新增答复记录 45166
12/13/2011 - 更新答复记录 43591
12/12/2011 - 更新 44174 标题
11/21/2011 - 新增答复记录 44174
09/15/2011 - 新增答复记录 43829
08/18/2011 - 新增答复记录 43591
08/01/2011 - 新增答复记录 43346, 更新答复记录 42682
07/07/2011 - 新增答复记录 41821, 更新答复记录 42444 和 41099
07/05/2011 - 新增答复记录 42444, 更新答复记录 41099
06/30/2011 - 新增答复记录 42682
03/18/2011 - 更新答复记录 40885
03/04/2011 - 新增答复记录 40885
10/14/2010 - 新增答复记录 38134, 36642
10/12/2010 - 新增答复记录 38132、 38133
08/27/2010 - 新增答复记录 37667
03/19/2010 - 初始版本

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
34904 Xilinx Configuration Solution Center N/A N/A
34963 Xilinx Virtex-6 FPGA Solution Center N/A N/A
40687 Packaging Solution Center N/A N/A

子答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
45166 Virtex-6 FPGA GTH 收发器 - 信道处于节能模式会导致Quad出现错误 N/A N/A
43829 Design Advisory for Virtex-6 FPGA GTH Transceivers - Incorrect RXBUFRESET connections in the wrapper in x4 mode N/A N/A
42444 Design Advisory for Virtex-6 FPGA - Designs using 18K/36K block RAM or 18K/36K FIFO must be re-run through timing analysis N/A N/A
41821 Design Advisory for Virtex-6 BitGen Option Change Can Cause Configuration Failures for Bit Files Generated in 13.2 Where 13.1 Files Worked N/A N/A
41099 Design Advisory for Virtex-6 FPGA - Synchronous FIFOs must have reset synchronized to RDCLK/WRCLK N/A N/A
38134 Design Advisory for Virtex-6 Configuration - PROGRAM_B pin held Low prior to power up does not delay configuration N/A N/A
38133 Virtex-6 FPGA MMCM 设计建议- 当 Fclkin > 315 MHz 时限定 DIVCLK_DIVIDE 的值 N/A N/A
38132 Virtex-6 FPGA MMCM 设计咨询 - MMCM BANDWIDTH 属性要求 N/A N/A
37667 Virtex-6 FPGA -1L 工业级 Vccint 规范修改 N/A N/A
34859 Virtex-6 FPGA Block RAM 设计咨询 - 地址空间重叠 N/A N/A
47938 有关 14.1 时序分析 Virtex-6 的设计咨询——Tioop/Tiotp 值在分析 OFFSET OUT 和 FROM:TO 约束时有所增加 N/A N/A
44174 设计咨询 - 在启动后正确同步化SRL与触发器的技巧 N/A N/A
33849 Virtex-6 FPGA MMCM - New Requirements for all MMCMs, VCO minimum frequency, and CLKFBOUT_MULT_F values N/A N/A
34164 Virtex-6 11.4 ISE - Virtex-6 FPGA designs must be re-run through implementation in ISE 11.5 or later software N/A N/A
51145 设计咨询 - 14.2 iMPACT - 对 Virtex-6 进行间接编程导致工具在无预警的情况下崩溃 N/A N/A

相关答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
44174 设计咨询 - 在启动后正确同步化SRL与触发器的技巧 N/A N/A
43346 Virtex-6 GTH 设计咨询 - 有关非重定时 10G+ 光学接口(如 SFP+ 和 QSFP)的建议 N/A N/A
41099 Design Advisory for Virtex-6 FPGA - Synchronous FIFOs must have reset synchronized to RDCLK/WRCLK N/A N/A
40885 Design Advisory for the Virtex-6 FPGA Production GTH Transceivers N/A N/A
38134 Design Advisory for Virtex-6 Configuration - PROGRAM_B pin held Low prior to power up does not delay configuration N/A N/A
38133 Virtex-6 FPGA MMCM 设计建议- 当 Fclkin > 315 MHz 时限定 DIVCLK_DIVIDE 的值 N/A N/A
38132 Virtex-6 FPGA MMCM 设计咨询 - MMCM BANDWIDTH 属性要求 N/A N/A
37667 Virtex-6 FPGA -1L 工业级 Vccint 规范修改 N/A N/A
36642 Virtex-6 System Monitor - Maximum DCLK frequency revised down to 80 MHz N/A N/A
34904 Xilinx Configuration Solution Center N/A N/A
34859 Virtex-6 FPGA Block RAM 设计咨询 - 地址空间重叠 N/A N/A
33849 Virtex-6 FPGA MMCM - New Requirements for all MMCMs, VCO minimum frequency, and CLKFBOUT_MULT_F values N/A N/A
34164 Virtex-6 11.4 ISE - Virtex-6 FPGA designs must be re-run through implementation in ISE 11.5 or later software N/A N/A
43829 Design Advisory for Virtex-6 FPGA GTH Transceivers - Incorrect RXBUFRESET connections in the wrapper in x4 mode N/A N/A
42682 Design Advisory for Virtex-6, 13.x/14.x iMPACT - eFUSE key programming incorrect when target FPGA is not the only device in the JTAG chain N/A N/A
42444 Design Advisory for Virtex-6 FPGA - Designs using 18K/36K block RAM or 18K/36K FIFO must be re-run through timing analysis N/A N/A
41821 Design Advisory for Virtex-6 BitGen Option Change Can Cause Configuration Failures for Bit Files Generated in 13.2 Where 13.1 Files Worked N/A N/A
34963 Xilinx Virtex-6 FPGA Solution Center N/A N/A
AR# 34565
日期 06/18/2013
状态 Active
Type 设计咨询
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