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AR# 39627

Spartan-6 时钟向导 - 如何访问 PLL 动态重配置端口 (DRP)

描述

当使用时钟向导生成 PLL 时,不可能访问动态重配置端口 (DRP)。如何生成 PLL 访问 DRP?

解决方案

时钟向导生成一个 PLL_BASE 原语,其中不包含 PLL DRP 端口。 PLL_ADV 原语需要访问 DRP 端口。如需访问 PLL_ADV,请使用 Spartan-6 PLL DRP 应用说明中提供的代码, XAPP879: PLL 动态重配置

链接问答记录

相关答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
46790 Spartan-6 FPGA Design Assistant - Troubleshooting Common Clocking Problems N/A N/A
AR# 39627
日期 03/31/2014
状态 Active
Type 综合文章
器件
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