AR# 40837

时序设计助手 - 时序收敛 & 约束设置

描述

一般答复记录,介绍如何针对时序收敛设置时序约束。

解决方案

寄存器至寄存器 (PERIOD) 相关

(Xilinx 答复 18877)- 13.1 时序分析器/约束 - 使用 FF(门控时钟)划分电路会导致 PERIOD 分析问题
(Xilinx 答复 16717) - 12.1 时序分析器/约束 - PERIOD 约束未进行分析
(Xilinx 答复 15833) - 12.1 时序分析器/约束 - 我如何为差分对的 N 侧添加 PERIOD 约束?
(Xilinx 答复 6905) - 12.1 约束 -如何在 DLL/DCM/PLL/MMCM上 应用 PERIOD 约束?
(Xilinx 答复 2586) - 12.1 时序/约束,Virtex-4(和更新)以及 Spartan-3(和更新) - PLL/DCM 时序约束问题
(Xilinx 答复 14775) -12.1 时序 - 时序工具如何找出两个相移/倍频时钟之间的关系?

输入 & 输出 (OFFSET) 相关

(Xilinx 答复 31708) - 13.1 时序分析器 - 当我在时序分析器中单独运行 OFFSET 分析时,我收到的结果与运行完整时序分析的结果不同
(Xilinx 答复 29189) - 13.1 时序分析器 - 为什么当指定 OFFSET ... HIGH | LOW 时,DCM 相位移动被忽略?
(Xilinx 答复 7862) - 12.1 时序约束 - 如何指定带内部分频/倍频时钟的 CLOCK_TO_OUT/CLOCK_TO_PAD 约束?
(Xilinx 答复 11589) - 12.1 NGDBuild/约束 - "ERROR:NGD:635 - Specification "OFFSET=IN <time>ps before <signal_name>" on signal "<problem_signal> (for_INT)" is not valid..."
(Xilinx 答复 4508) - 12.1 时序分析器 - 如何确定下游器件是否会出现保持时间违反错误? (trce -s min)

时序异常 (FROM:TO) 相关

(Xilinx 答复 13920) 12.1 已知问题 - 时序分析器 - 我的 FROM:TO 约束选择错误的路径 (TNM)
(Xilinx 答复 34348) 12.x 时序约束 - 我如何从时序分析中排除跨域路径?

TNM vs TNM_NET

(Xilinx 答复 17063) - 12.1 已知问题 - 时序分析器/约束 - 当使用"NET" 关键字指定主 PERIOD 约束时,衍生 PERIOD 约束会被忽略

NET PERIOD vs TIMESPEC PERIOD

(Xilinx 答复 33765) -11.1 时序分析器 - NET PERIOD 时钟达到时间发生变化

通过 BUFGMUX 进行时钟驱动

(Xilinx 答复 20957) - 11.1 版本说明 - 时序 - 时序仿真报告设置错误,但时序分析器报告一切正常
(Xilinx 答复 31276) - 11.4 时序分析器 - 报告错误时钟歪斜
(Xilinx 答复 32445) - 11.1 已知问题 - 时序 - 与 BUFGMUX 上输入时钟有关的错误时序分析
(Xilinx 答复 15807) - 12.1 已知问题 - 时序分析器 - 时序报告带BUFGMUX的触发器之间的全局时钟上出现非常大的歪斜

TPSYNC

(Xilinx 答复 33904) - 11.3 TRCE/时序分析器 (局部) - FROM:TO TPSYNC 未按预期工作

PRIORITY

(Xilinx 答复 29242) - 12.1 版本说明,时序分析器 - PCF 中约束的顺序可产生不同的时序分析

抖动/不确定性

(Xilinx 答复 24217) -13.1 时序 - 抖动信息主记录
(Xilinx 答复 31087) - 12.1 时序分析器 - 为什么时序分析器显示不存在时钟不确定性?
(Xilinx 答复 10167) - 12.1 时序 - 时序分析器是否考虑 DCM/DLL/PLL/MMCM 的输出抖动? (时钟不确定性)
(Xilinx 答复 23710) - 12.1 TRCE/时序分析器 - 既然 DCM 抖动和相位误差已定义为 Virtex-4 (和更新) 器件的特点,那么时钟不确定性是如何计算的?

RAM 相关

(Xilinx 答复 32756) - 11.4 时序分析器/Trce, Virtex-5 - 针对 block RAM 对额外路径进行分析(通过 block RAM 的地址引脚提供附加延迟)
(Xilinx 答复 32470) - 11.1 已知问题 - 时序分析器 - 不分析通过 Virtex-5 Block Ram 的路径

IODELAY

(Xilinx 答复 35479) - 12.1 TRCE/时序分析器 - IODELAYE1 DATAOUT 被作为同步输出对待
(Xilinx 答复 32707) - 12.1 时序分析器 - IODELAY 最小、最大延迟信息

GTP, MCB, PCIe

(Xilinx 答复 30449) - 12.1 时序分析器 - GTP - REFCLK 上的 PERIOD 约束如何通过 GTP_DUAL tile?

跨时钟域分析

(Xilinx 答复 13752) - ISE 时序 & 约束 - 如何约束时钟域交叉路径

Syntax 相关

(Xilinx 答复 3753) - 12.1 约束 - UCF 至 PCF 转换实例 (PERIOD, FROM:TO, LOCs, RPM)
(Xilinx 答复 2449) - 12.1 约束/时序 - 针对设计布局和时序约束的基本用户约束文件 (UCF) syntax 实例

AR# 40837
日期 12/03/2014
状态 Active
Type 综合文章
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