UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 40838

时序设计助手 - 时序冲突调试 & 解决方法

描述

通用答复记录解释了如何解析时序结果以及解决时序冲突。

解决方案

错误/警告代码

(Xilinx解答 29290) - 12.1 时序分析器 - "WARNING:Timing:3223 - Timing constraint "%s" ignored during timing analysis."。

(Xilinx 解答 32505) - 11.1 时序分析器-使用时序分析器交叉探测FPGA Editor会产生告警信息。

Component Switching Limit 违反

(Xilinx 解答32120) - 11.1 发布说明 - PAR/Timing Analyzer/trce –为何在我的11.1 PAR 报告中出现Component Switching Limit的警告?

(Xilinx解答 32108) - 11.1 发布说明- Timing Analyzer/TRCE –我发现Component Switching Limit错误出现在某条约束下,但是这条约束没有任何条目被分析。

收敛建议

(Xilinx 答复 9410) - 12.1 时序收敛 - 高扇出信号的建议

(Xilinx 答复 9411) - 12.1 时序收敛 -状态机优化的时序收敛建议

(Xilinx 解答 9412) - 12.1 时序收敛-对长逻辑进位链的建议。

(Xilinx 答复 9413) - 12.1 时序收敛 - I/O 三态使能路径的建议

(Xilinx 解答 9414) - 12.1 时序收敛-建议路径通过TBUF或其它中间点。

(Xilinx 解答 9415) - 12.1 时序收敛-对于通过如RESET或".SR"引脚等不相关路径建议。

(Xilinx 解答9416) - 12.1 时序收敛-建议使用多周期路径,如通过".CE"引脚。

(Xilinx 答复 9417)- 12.1 时序收敛 - 有关如何避免有过多逻辑层级的建议

(Xilinx 解答 9418)- 12.1 时序收敛-有关如何避免时序约束不在5%~10%范围内的建议。

(Xilinx 解答 9419) - 12.1 时序收敛-建议避免时序约束在10% ~ 15%之外。

(Xilinx 答复 14644) - 12.1 时序分析器 - 如何设置时序分析器,以报告异步置位/重置路径?(reg_sr_r & reg_sr_o)

(Xilinx 答复 12829) - 12.1 时序收敛/时序分析器 - 如何确保我的设计满足时序需求/优化速度?

(Xilinx 答复 3888) - 12.1 时序收敛 - 时序分析器如何列出时序错误数量?
(Xilinx 答复12770) - 11.1 时序分析器/约束 - 在 DCM/PLL/MMCM 上添加 CLKIN_DIVIDE_BY_2 property 支持

用法

(Xilinx 解答 9467) - 12.1 时序分析器-可使用修改的时序约束条件来重新运行时序分析器以得到更新的时序报告吗?
(Xilinx 解答 2945) - 12.1 时序分析器-时序分析器如何在不知道温度等级的情况下计算最糟糕情况下的时序值?
(Xilinx 答复 2425) -12.1 时序 - 我如何按比例分配工业温度级别器件?
(Xilinx解答25186) - 13.1时序-在不同温度等级下分析的总回答记录(军事, 工业,商业)
(Xilinx 解答33742) - 11 时序分析器-为何时序分析器不能再解析TWR 文件?
(Xilinx 解答4235) - 12.1 时序-时序分析器数据手册中的结果是在什么温度下得到的(军用级 vs 工业级)?
(Xilinx 答复 32458) - 11.1 时序分析器发布说明 - 如何从时序报告交叉探测至 FPGA Editor ?
(Xilinx解答 32383) - 11.1 发布说明- Timing Analyzer/PlanAhead-时序参数链接可打开数据表,但未能找到匹配的。
(Xilinx 解答 19555) - 12.1 发布说明-时序-时序分析器提供有关DCM生成的外部时钟的相位移动信息吗?
(Xilinx 解答 31267)- 11.4 时序分析器- TRACE除了完成setup/hold检查之外还实现Recovery 或Removal 检查吗?
(Xilinx 解答 11163) - 12.1 时序分析器-工业器件中按功能分配的温度不能超过85度。在Absolute Maximum限制中可以降低时序要求吗?
(Xilinx 解答 12797) - 12.1时序分析器-时序组的表格在软件报告中的哪个位置?
(Xilinx 解答32111) - 12.1 已知问题- Timing Analyzer/trce –Advanced Analysis忽略Component Switching限制。

时序报告解析

(Xilinx 解答14424) - 11.1 Timing Analyzer/NGDANNO - DDR 时序仿真中clock-to-out 的延迟时间与时序分析器不匹配
(Xilinx Answer 25128) - 11.1发布说明-时序分析器-为什么我的时序分析器结果优于数据手册的数据?
(Xilinx 答复 18522) - 13.1 时序分析器 - 时序分析器包含flight time延迟吗?
(Xilinx 解答 21328) - 12.1 已知问题-时序-为何时序分析器中数据手册部分的范围与Tdick/Tckdi 不等?
(Xilinx 解答34158) - 11.4 时序分析器 – 报告过多的路径
(Xilinx 解答 33113) - 11.2 时序分析器-自动生成的约束条件报告了错误的CLK to Pad值。
(Xilinx 解答 31881) - 12.1 时序分析器-为何是未约束的路径报告来强调保持时间不满足呢?
(Xilinx 解答 18576) - 12.1 已知问题-时序分析器,TRACE-基于时序报告中数据手册给出的信息,可计算差分输入对应的不同数据有效窗口。
(Xilinx 解答 32112) - 11.1 发布说明 - Timing Analyzer/trce –为何在我的TWR中要保持分析?在之前的TRCE版本中未看到这个
(Xilinx 解答 21109) - 13.1 Timing/PAR-在静态时序报告中时序分数代表什么?
(Xilinx 解答24446) - 13.1 时序-在时序报告中为何时序错误数量少于实际失效路径数量?
(Xilinx 解答 4313) - 12.1 时序-设计统计数据在时序总结中代表什么?
(Xilinx 解答 7013) - 12.1 时序- 最大延迟路径在任何时序报告中都不能与最小周期值匹配(两相)
(Xilinx 解答 17224) - 12.1 发布说明- Timing Analyzer/TRACE-时钟偏移如何影响setup/hold计算?保持违反
(Xilinx 解答 12216) - 13.1 时序分析器- Custom Analysis数据表部分不包含Clock-to-Setup表。

AR# 40838
日期 04/10/2014
状态 Active
Type 综合文章
Tools
  • ISE Design Suite - 11.1
  • ISE Design Suite - 11.2
  • ISE Design Suite - 11.3
  • More
  • ISE Design Suite - 11.4
  • ISE Design Suite - 11.5
  • ISE Design Suite - 12.1
  • ISE Design Suite - 12.2
  • ISE Design Suite - 12.3
  • ISE Design Suite - 12.4
  • ISE Design Suite - 13
  • ISE Design Suite - 13.1
  • Less
的页面