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AR# 51369

有关 Artix-7 FPGA GTP 收发器的设计咨询 - 初始/通用工程样品 (ES) 芯片的属性设置、问题和解决方法。

Description

此答复记录包含了有关 Artix-7 FPGA GTP 收发器初始/通用工程样品 (ES) 芯片的属性设置、问题和 解决方法方面的信息。

解决方案

1. 初始/通用工程样品 (ES) 芯片的 GTP 收发器属性更新

此表显示了初始/通用工程样品 (ES) 芯片可靠运行所需的GTP 收发器属性更新。当使用 v2.4 或更早版本的 7 系列 FPGA 收发器向导时,这些属性更新中的一部分可能需要在向导生成的 GTP 封装程序中进行手动设置。当使用 ISE 14.5 中的 v2.5 版向导时,属性可通过向导在本地生成(除了 RX_OS_CFG 和 RXLPM_OSINT_CFG)。 当使用 Vivado 2013.1 中的 v2.5 版向导时,BIAS_CFG、PMA_RSV2、RXCDR_CFG、RX_OS_CFG 和 RXLPM_OSINT_CFG 等这几个属性需在向导生成的封装程序中进行手动设置。 (Xilinx 答复 53561)中涉及的更新 RX 复位序列 以及 (Xilinx 答复 55009)中涉及的 TX 同步控制器变更均包含在 v2.5 版向导中。

 

属性

PLL0_CFG 27'h01F03DC(1)
PLL1_CFG 27'h01F03DC(1)
BIAS_CFG 64'h0000000000050001
RXLPM_INCM_CFG 2'b1(1)
RXLPM_IPCM_CFG 2'b0(1)
RX_CM_TRIM 4'b1010(3)
RXCDR_LOCK_CFG (4) 6'b001001
RX_DEBUG_CFG 14'h000
RXPI_CFG0 3'b000
RXPI_CFG1 1'b1
RXPI_CFG2 1'b1
RX_BIAS_CFG 16'h33F0
RXLPM_CFG 4'b0110
RXLPM_GC_CFG2 3'b001
RXLPM_HF_CFG2 5'b01010
RXLPM_LF_CFG2 5'b01010
RXLPM_GC_CFG 9'b111100010
RXLPM_OSINT_CFG 3'b100
CFOK_CFG 42'h490_0004_0E80
CFOK_CFG2 7'b0100000
CFOK_CFG3 7'b0100000
RXOSCALRESET_TIMEOUT 5'b00000
RXOSINTCFG (端口) 4'b0010
RXOSINTEN  (端口) 1
PMA_RSV2 32h'00002040
RX_OS_CFG 13'h0080


RXCDR_CFG(5) 全速: RXOUT_DIV=4 (线速: 3.2 - 6.6 Gb/s) 半速: RXOUT_DIV=2 (线速: 1.6 to 3.3 Gb/s) 1/4 速: RXOUT_DIV=4 (线速: 0.8 - 1.65 Gb/s) 1/8 速: RXOUT_DIV=8 (线速: 0.5 - 0.825 Gb/s)
打乱的及预打乱模式 8B/10B CDR 设置: < +/- 200 ppm, +/- 700 ppm, +/- 1250 ppm

83'h0_0011_07FE_2060_2104_1010

CDR 设置: < +/- 200 ppm, +/- 700 ppm, +/- 1250 ppm
83'h0_0011_07FE_2060_2108_1010

CDR 设置: < +/- 200 ppm, +/- 700 ppm, +/- 1250 ppm

83'h0_0011_07FE_0860_2110_1010

CDR 设置: < +/- 200 ppm, +/- 700 ppm, +/- 1250 ppm

83'h0_0011_07FE_0860_2110_1010

非预打乱模式 8B/10B CDR setting < +/- 200 ppm

83'h0_0001_07FE_4060_0104_1010

CDR 设置 < +/- 700 ppm, +/- 1250 ppm

83'h0_0001_07FE_4060_2104_1010

CDR setting < +/- 200 ppm

83'h0_0001_07FE_2060_0104_1010

CDR 设置 < +/- 700 ppm, +/- 1250 ppm

83'h0_0001_07FE_2060_2104_1010

CDR 设置 < +/- 200 ppm
83'h0_0001_07FE_1060_0104_1010
 

CDR 设置: < +/- , +/- 700 ppm, +/- 1250 ppm
83'h0_0001_07FE_1060_2104_1010

CDR 设置 < +/- 200 ppm
83'h0_0001_07FE_0860_0104_1010

DR 设置 < +/- 700 ppm, +/- 1250 ppm
83'h0_0001_07FE_0860_C2104_1010

使用 SSC 设置的 SATA REFCLK PPM(6) 83'h0_0000_87FE_2060_2444_1010 (SATA Gen3) 83'h0_0000_47FE_2060_2448_1010 (SATA Gen2) 83'h0_0000_47FE_1060_2448_1010 (SATA Gen1)

 

注:

  1. PCI-Express Gen 1 和 Gen 2 应设为 27'h01F024C。
  2. 对于 RXLPM_INCM_CFG 和 RXLPM_IPCM_CFG 设置,敬请参考以下 RX 终端使用模式部分。
  3. 可编程,设置为 800 mV。 在 RX_CM_SEL = 2'b11 时应用。
  4. 系统不支持 RXCDRLOCK 端口。建议验证输入数据。
  5. RXCDR_CFG 设置是初步设置,并且正在进行特性描述。在可用时将会添加更新设置。
  6. 此设置支持使用 SSC 的 REFCLK PPM 的 SATA 要求:使用 33KHz FM 三角调制的 -5000PPM 的 +/- 700PPM。

2.使用模式/问题

2.1. RX 终端使用模式

如需了解不同 GTP RX 终端使用模式,敬请参考(Xilinx 答复 51448)

2.2. 缓冲旁路模式

如需了解最新缓冲旁路属性的最新信息,敬请参考 (Xilinx 答复 47492)

2.3. OOB 使用模式

OOB 回路仅用于 PCI Express、SATA/SAS 等应用。 对于不使用 OOB 的设计,必须将 PCS_RSVD_ATTR[8] 设置为 1'b0;将 RXELECIDLEMODE[1:0] 设置为 2'b11,并将 RXBUF_RESET_ON_EIDLE 设置为 FALSE。

2.4. RX 重置序列

如欲了解量产芯片的 RX 复位序列要求,敬请参考 (Xilinx 答复 53561)。 这种更新序列针对的是量产芯片,但也能用于 ES 芯片。当使用 7 系列 FPGA 收发器向导 v2.5 版时,复位序列被自动包含在内。

2.5. GTPE2_COMMON/BIAS_CFG 使用模式

时钟转发使用模式:

GTPE2_COMMON/BIAS_CFG 使用模式要求适用于任何满足以下指标的现有设计,或者一般来说适用于采用 Artix-7 GTP 收发器的任何全新设计。遵照这种使用模式将确保传递正确的 BIAS_CFG 设置,从而得到更佳的 TX 抖动性能。
  • 参考时钟从一个 Quad 转发至(基本上只使用了 IBUFDS_GTE2,而且该 Quad 未在设计中的其它方面使用)另一个 Quad
  • GTP 收发器在 -2 和 -3 的线速下运行
  • 该参考时钟的电压摆幅小于 400 mV(差分峰至峰值)
 
参考时钟源 Quad(IBUFDS_GTE2 的所处位置)中的 GTPE2_COMMON 模块应进行实例化,而且属性表中提到的 BIAS_CFG 值应在封装程序或 UCF 中使用。 当使用 7 系列 FPGA 收发器向导的 v2.5 版时,该使用模式无法自动实现。  
 
2.6. TX 同步控制器变更
 
敬请参考 (Xilinx 答复 55009),了解有关缓冲旁路模式下相位调整所需的 TX 同步控制器变更详情。在 7 系列 FPGA 收发器向导中对其进行了修正。
 
修订历史
03/27/2014 - Updated RXCDR_CFG setting for SATA
05/09/2013 - 新增有关 ISE 14.5/Vivado 2013.1 中 GT Wizard v2.5 的信息,并更新 RXLPM_OSINT_CFG 值。
04/12/2013 - 在表中加入 RX_OS_CFG 值,添加时钟转发和 TX 同步控制器变更时所需的 RX 复位序列和 GTPE2_COMMON/BIAS_CFG 使用模式。
01/18/2013 - 为 1/8 速和 SATA SSC 新增 RXCDR_CFG 设置。重新调整 RXCDR_CFG 表,使之简单易读。新增 PMA_RSV2 至表中。
12/19/2012 - 更新 BIAS_CFG 设置,新增 OOB 使用模式
11/01/2012 - 更新以包含通用 ES 芯片
09/27/2012 - 更新 RXCDR_CFG 和 RXLPM_OSINT_CFG。新增缓冲旁路模式至使用模式部分
09/18/2012 - 更新 PLL0/1_CFG 和 RXCDR_CFG 值,新增一些属性至属性表
08/23/2012 - 初始版本

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
51456 Design Advisory Master Answer Record for Artix-7 FPGA N/A N/A
47852 7 Series FPGAs GTP Transceivers - Known Issues and Answer Record List N/A N/A
AR# 51369
创建日期 08/23/2012
Last Updated 04/17/2014
状态 Active
Type 设计咨询
器件
  • Artix-7