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AR# 52941

Zynq-7000 SoC 基本目标参考设计 — 版本说明和已知问题的主要答复记录

描述

这是 Zynq-7000 SoC 基本目标参考设计的版本说明及已知问题的主要答复记录。

解决方案

Zynq-7000 SoC 基本 TRD 在 Zynq-7000 SoC ZC702 评估套件上开发。 

TRD 的主要组件有:

处理系统 (PS):

  • 双路 ARM Cortex-A9 内核
  • ARM AMBA AXI 互联
  • 多协议 32 位 DDR DRAM 控制器
  • 运行频率为 533 MHz 的 1 GB DDR3
  • USB、以太网、UART、I2C、SD MMC、GPIO

可编程逻辑 (PL):

  • 2 AXI 互联、频率为 150 MHz 时,位宽为 64 位
  • 1 AXI 互联、频率为 75 MHz 时,位宽为 32 位
  • AXI VDMA
  • 高清视频输入输出接口
  • Sobel 加速器
  • 2 个 AXI 性能监控器

 

硬件测试设置要求

运行和测试基本 TRD 的先决条件有:

  • 支持 XC7Z020 CLG484-1 EPP、Rev C 或以上的 Zynq-7000 SoC ZC702 评估套件
  • HDMI 至 HDMI 或 HDMI 至 DVI 线缆
  • 支持 1080p60 的监控器
  • USB A 类母线缆至 USB Micro-B 公线缆
  • USB 集线器
  • USB 鼠标
  • USB 键盘
  • ISE 设计套件、嵌入式版本 v141.1 或更高版本
  • 为 TRD 安装所需的许可证文件

 

Zynq-7000 SoC 基本 TRD v1.0 适用于支持 GES 芯片的 ISE 14.1

  • 芯片
    • Zynq-7000 SoC ZC702 评估套件随 GES 芯片提供。参考 GES 勘误表,了解所有进一步的信息
  • IP
    • LogiCORE IP 处理系统 7 (processing_system7):v4.00.a
    • LogiCORE IP Processor System Reset Module (proc_sys_reset) : v3.00.a
    • LogiCORE IP AXI Video Direct Memory Access (axi_vdma) : v5.01.a
    • LogiCORE IP AXI 互联 (axi_interconnect) :v1.06.a
    • LogiCORE IP AXI Performance Monitor (axi_perf_mon) : v1.00.a
    • LogiCORE IP Video Timing Controller (axi_vtc) : v3.00.a
    • AXI Internal Test Pattern Generator (axi_tpg) : v2.00.a
    • 小型视频控制器 (logicvc):v2.04.a
    • Imageon FMC 外部视频信号 (fmc_imageon_hdmi_in):v1.03.a
    • DVI2AXI (dvi2axi) : v3.01.a
    • sobel_filter_top: v1.01.a
    • sobel_strm32 : v1.00.a
    • clk_detect : v1.00.a
    • RGB 至 YCBCR 转换器 (rgb2ycbcr422):v1.00.a
    • YCBCR 至 RGB 转换器 (ycbcr4222rgb):v1.00.a
    • 视频多路复用器 (vsrc_sel):v1.00.a
    • Utility Reduced Logic (util_reduced_logic) : v1.00.a
    • Utility Flip-Flop (util_flipflop) : v1.10.a
    • clock_generator : v4.03.a
  • 已知问题
    • 启动时,在连接至 PC 的 UART 控制台 (teraterm / hyperterminal) 上,图形 Qt 应用退出前,Linux shell 提示符将不会出现。 
      这是因为在 Linux 初始化脚本中,基于 Qt 的图形应用通常作为启动时的最后一步启动。 
      如果想要启动 UART 上的 Linux 提示符,请编辑 SD 卡上的“init.sh”文件并删除/注释运行以下命令的行:
      "./run_sobel.sh -qt"。
    • QMetaObject::connectSlotsByName:没有 on_tpgColorBar_pressed() 的匹配信号定期呈现 tty ttyPS0 控制台。 
      已知问题,请忽略。


Zynq-7000 SoC 基本 TRD v2.0 适用于支持 GES 芯片的 ISE 14.2 (2012.2)

  • 芯片
    • Zynq-7000 SoC ZC702 评估套件随 GES 芯片提供。 参考 GES 勘误表,了解所有进一步的信息
  • IP
    • LogiCORE IP 处理系统 7 (processing_system7):v4.01.a
    • LogiCORE IP Processor System Reset Module (proc_sys_reset) : v3.00.a
    • LogiCORE IP AXI Video Direct Memory Access (axi_vdma) : v5.02.a
    • LogiCORE IP AXI Interconnect (axi_interconnect) : v1.06.a
    • LogiCORE IP AXI Performance Monitor (axi_perf_mon) : v2.00.a
    • LogiCORE IP 视频定时控制器 (axi_vtc): 
    • AXI Internal Test Pattern Generator (axi_tpg) : v2.00.a
    • 小型视频控制器 (logicvc):v2.05.c(支持 yuv 输出)
    • Imageon FMC 外部视频信号 (fmc_imageon_hdmi_in):v1.03.a
    • DVI2AXI (dvi2axi):v3.02.a(支持 tuser 上的 SOF)
    • sobel_filter_top:v1.02.a(基于中断)
    • clk_detect:v1.00 a
    • 视频多路复用器 (vsrc_sel):v1.00.a
    • Utility Reduced Logic (util_reduced_logic) : v1.00.a
    • Utility Flip-Flop (util_flipflop) : v1.10.a
    • clock_generator : v4.03.a
    • LogiCORE IP 色度重采样 (v_cresample):v3.00.a
    • LogiCORE IP 视频定时控制器 (v_tc):v5.00.a
    • LogiCORE IP YCrCb 至 RGB 颜色空间转换器 (v_ycrcb2rgb):v6.00.a
    • v_cresample 和 v_ycrcb2rgb 替换的 ycbcr2rgb(AXI 接口 EDK pcores)
    • rgb2ycbcr422 被删除,因为 logicvc v2.05.a 提供了 YCbCr 422 输出
    • 可配置 axi_tpg 提供 YCrCb 422 视频输出
  • 已知问题
    • 在生成(构建)硬件比特流时,一个消息窗口会弹出,提示有 3 个严重警告消息。 
      请忽略这些警告并按确定键,继续生成比特流。
    • 在 QT 应用“自动”启动时,在 Zynq 命令 shell(在 QT 应用之上的命令区域)中键入任何命令都不起作用。 
      要修复该问题,请退出应用并重新启动该应用
      [ ./run_sobel.sh -qt]


Zynq-7000 SoC 基本 TRD v3.0 适用于支持 GES 芯片的 ISE 14.3 (2012.3)

  • 芯片
    • Zynq-7000 SoC ZC702 评估套件随 GES 芯片提供。 参考 GES 勘误表,了解所有进一步的信息
  • IP
    • LogiCORE IP 处理系统 7 (processing_system7):v4.01.a
    • LogiCORE IP Processor System Reset Module (proc_sys_reset) : v3.00.a
    • LogiCORE IP AXI Video Direct Memory Access (axi_vdma) : v5.02.a
    • LogiCORE IP AXI Interconnect (axi_interconnect) : v1.06.a
    • LogiCORE IP AXI Performance Monitor (axi_perf_mon) : v2.00.a
    • AXI 内部测试模式生成器 (axi_tpg):v2.00.c
    • 小型视频控制器 (logicvc):v2.05.c
    • Imageon FMC 外部视频信号 (fmc_imageon_hdmi_in):v1.03.a
    • DVI2AXI (dvi2axi) : v3.02.a
    • sobel_filter_top : v1.02.a
    • clk_detect : v1.00.a
    • Video Multiplexer (vsrc_sel) : v1.00.a
    • Utility Reduced Logic (util_reduced_logic) : v1.00.a
    • Utility Flip-Flop (util_flipflop) : v1.10.a
    • clock_generator : v4.03.a
    • LogiCORE IP 色度重采样 (v_cresample):v3.00.a
    • LogiCORE IP 视频时序控制器 (v_tc) :v5.00.a
    • LogiCORE IP YCrCb 至 RGB 颜色空间转换器 (v
  • 已知问题
    • 警告:在生成(构建)硬件比特流时,一个消息窗口会弹出,提示有 7 个严重警告消息。 
      请忽略这些警告并按确定键,继续生成比特流。
      *** CRITICAL WARNING: [Constraints 18-5] Cannot loc instance 'ps7_0_PORB_pin_IBUF' at site B5, Site location is not valid
      *** CRITICAL WARNING: [Constraints 18-5] Cannot loc instance 'ps7_0_PS_SRSTB_pin_IBUF' at site C9, Site location is not valid
      *** CRITICAL WARNING: [Constraints 18-5] Cannot loc instance 'ps7_0_CLK_pin_IBUF' at site F7, Site location is not valid
      *** CRITICAL WARNING: [Constraints 18-11] Could not find cell or net 'VTC_0/*U_VIDEO_CTRL*/*SYNC2PROCCLK_I*/data_sync_reg[0]*'
      *** CRITICAL WARNING: [Constraints 18-11] Could not find cell or net 'VTC_0/*U_VIDEO_CTRL*/*SYNC2VIDCLK_I*/data_sync_reg[0]*'
      *** CRITICAL WARNING: [Constraints 18-329] No definition for group 'VTC_0_async_clock_conv_FFDEST', timing constraint is ignored
      *** CRITICAL WARNING: [Constraints 18-329] No definition for group 'VTC_0_vid_async_clock_conv_FFDEST', timing constraint is ignored


Zynq-7000 SoC 基本 TRD v4.0 适用于支持 GES 芯片的 ISE 14.4 (2012.4)

  • 芯片
    • Zynq-7000 SoC ZC702 评估套件随 GES 芯片提供。 参考 GES 勘误表,了解所有进一步的信息
  • IP
    • LogiCORE IP Processing System 7 (processing_system7) : v4.02.a
    • LogiCORE IP Processor System Reset Module (proc_sys_reset) : v3.00.a
    • LogiCORE IP AXI Video Direct Memory Access (axi_vdma) : v5.04.a
    • LogiCORE IP AXI Interconnect (axi_interconnect) : v1.06.a
    • LogiCORE IP AXI Performance Monitor (axi_perf_mon) : v3.00.a
    • 小型视频控制器 (logicvc):v3.00.a
    • Imageon 外部视频信号 (fmc_imageon_hdmi_in):v1.03.a
    • sobel_filter_top : v1.04.a
    • clk_detect : v1.00.a
    • Video Multiplexer (vsrc_sel) : v1.00.a
    • Utility Reduced Logic (util_reduced_logic) : v1.00.a
    • Utility Flip-Flop (util_flipflop) : v1.10.a
    • clock_generator : v4.03.a
    • LogiCORE IP 色度重采样 (v_cresample):v3.01.a
    • LogiCORE IP 视频时序控制器 (v_tc):v5.01.a
    • LogiCORE IP YCrCb 至 RGB 颜色空间转换器 (v_ycrcb2rgb):v6.01.a
    • LogiCORE IP 测试模式生成器 (v_tpg):v4.00.a
    • LogiCORE IP Video In to AXI4-Stream (v_vid_in_axi4s) : v2.01.a
  • 已知问题
    • 警告:在生成(构建)硬件比特流时,一个消息窗口会弹出,提示有 5 个严重警告消息。 
      请忽略这些警告并按确定键,继续生成比特流。
      *** CRITICAL WARNING: [Constraints 18-5] Cannot loc instance 'ps7_0_PS_PORB_pin_IBUF' at site B5, Site location is not valid
      *** CRITICAL WARNING: [Constraints 18-5] Cannot loc instance 'ps7_0_PS_SRSTB_pin_IBUF' at site C9, Site location is not valid
      *** CRITICAL WARNING: [Constraints 18-5] Cannot loc instance 'ps7_0_PS_CLK_pin_IBUF' at site F7, Site location is not valid
      *** CRITICAL WARNING: [Timing 38-124] The 'DATAPATHONLY' keyword is not supported [*/system_vtc_0_wrapper.ncf:2]
      *** CRITICAL WARNING: [Timing 38-124] The 'DATAPATHONLY' keyword is not supported [*/system_vtc_0_wrapper.ncf:4]


Zynq-7000 SoC 基本 TRD v5.0 适用于支持量产芯片的 ISE 14.5

  • 芯片
    • Zynq-7000 SoC ZC702 评估套件随量产芯片提供.
  • IP
    • LogiCORE IP 处理系统 7 (processing_system7):v4.03.a
    • LogiCORE IP Processor System Reset Module (proc_sys_reset) : v3.00.a
    • LogiCORE IP AXI Video Direct Memory Access (axi_vdma) : v5.04.a
    • LogiCORE IP AXI 互联 (axi_interconnect):v.1.06.a
    • LogiCORE IP AXI 性能监控器 (axi_perf_mon):v.3.00.a
    • LogiCORE IP AXI4-Stream 视频重映射器 (axis_vremapper):v1.00.a
    • 小型视频控制器 (logicvc):v3.00.a
    • Imageon 外部视频信号 (fmc_imageon_hdmi_in):v1.03.a
    • sobel_filter_top : v1.05.a
    • 视频多路复用器 (vsrc_sel):v1.00.a
    • Utility Reduced Logic (util_reduced_logic) : v1.00.a
    • Utility Flip-Flop (util_flipflop) : v1.10.a
    • 效用向量逻辑 (util_vector_logic):v1.00.a
    • clock_generator : v4.03.a
    • LogiCORE IP Chroma Resampler (v_cresample) : v3.01.a
    • LogiCORE IP Video Timing Controller (v_tc) : v5.01.a
    • LogiCORE IP YCrCb 至 RGB Color_Space 转换器 (v_ycrcb2rgb):v6.01.a
    • LogiCORE IP 测试模式生成器 (v_tpg):v4.00.a
    • LogiCORE IP Video In to AXI4-Stream (v_vid_in_axi4s) : v2.01.a

  Zynq-7000 SoC 基本 TRD v2.6.0 适用于支持量产芯片的 Vivado 2013.2

 

  • 芯片
    • Zynq-7000 SoC ZC702 评估套件随量产芯片提供.
  •  IP
    • LogiCORE IP Processor System Reset Module (proc_sys_reset) : v5.0
    • LogiCORE IP AXI Video Direct Memory Access (axi_vdma) : v6.0
    • LogiCORE IP AXI Interconnect (axi_interconnect) : v2.0
    • LogiCORE IP AXI Performance Monitor (axi_perf_mon) : v4.0
    • 小型视频控制器 (logicvc):v3.01.a
    • Imageon 外部视频信号 (fmc_imageon_hdmi_in):v2.01.a
    • sobel_filter:v1.0
    • 视频多路复用器 (vsrc_sel):v1.0
    • Utility Reduced Logic (util_reduced_logic) : v1.0
    • Utility Flip-Flop (util_flipflop) : v1.0
    • 效用向量逻辑 (util_vector_logic):v1.0
    • LogiCORE IP 时钟生成向导 (clock_generator):v5.0
    • LogiCORE IP 色度重采样 (v_cresample):v4.0
    • LogiCORE IP 视频时序控制器 (v_tc):v6.0
    • LogiCORE IP YCrCb 至 RGB Color_Space 转换器 (v_ycrcb2rgb):v7.0
    • LogiCORE IP 测试模式生成器 (v_tpg):v5.0
    • LogiCORE IP Video In to AXI4-Stream (v_vid_in_axi4s) : v3.0

 

  Zynq-7000 SoC 基本 TRD v2.7.0 适用于支持量产芯片的 Vivado 2013.3

 

  • 芯片
    • Zynq-7000 SoC ZC702 评估套件随量产芯片提供
  • IP
    • LogiCORE IP 处理系统 7 (processing_system7):v5.3
    • LogiCORE IP 处理器系统复位模块 (proc_sys_reset):v5.0
    • LogiCORE IP AXI Interconnect (axi_interconnect) : v2.1
    • LogiCORE IP AXI Performance Monitor (axi_perf_mon) : v5.0
    • 小型视频控制器 (logicvc):v3.01.a
    • Imageon 外部视频信号 (fmc_imageon_hdmi_in):v2.01.a
    • sobel_filter:v1.0
    • 视频多路复用器 (vsrc_sel):v1.0
    • Utility Reduced Logic (util_reduced_logic) : v1.0
    • Utility Flip-Flop (util_flipflop) : v1.0
    • LogiCORE IP 时钟生成向导 clk_wiz:v5.1
    • LogiCORE IP 色度重采样 (v_cresample):v4.0
    • LogiCORE IP 视频时序控制器 (v_tc):v6.0
    • LogiCORE IP 测试模式生成器 (v_tpg):v5.0
    • LogiCORE IP Video In to AXI4-Stream (v_vid_in_axi4s) : v3.0

Zynq-7000 SoC 基本 TRD v2.8.0 适用于支持量产芯片的 Vivado 2013.4

  • 芯片
    • Zynq-7000 SoC ZC702 评估套件随量产芯片提供
  • IP
    • LogiCORE IP 处理系统 7 (processing_system7):v5.3
    • LogiCORE IP Processor System Reset Module (proc_sys_reset) : v5.0
    • LogiCORE IP AXI 视频直接内存访问 (axi_vdma):v6.1
    • LogiCORE IP AXI Interconnect (axi_interconnect) : v2.1
    • LogiCORE IP AXI Performance Monitor (axi_perf_mon) : v5.0
    • 小型视频控制器 (logicvc):v3.01.a
    • Imageon 外部视频信号 (fmc_imageon_hdmi_in):v2.01.a
    • sobel_filter : v1.0
    • 视频多路复用器 (vsrc_sel):v1.0
    • Utility Reduced Logic (util_reduced_logic) : v1.0
    • Utility Flip-Flop (util_flipflop) : v1.0
    • 效用向量逻辑 (util_vector_logic):v1.0
    • LogiCORE IP 时钟生成向导 (clk_wiz):v5.1
    • LogiCORE IP 色度重采样 (v_cresample):v4.0
    • LogiCORE IP 视频时序控制器 (v_tc):v6.1
    • LogiCORE IP YCrCb 至 RGB Color_Space 转换器 (v_ycrcb2rgb):v7.1
    • LogiCORE IP 测试模式生成器 (v_tpg):v5.0
    • LogiCORE IP Video In to AXI4-Stream (v_vid_in_axi4s) : v3.0

<b ></b >

  Zynq-7000 SoC 基本 TRD v2.9.0 适用于支持量产芯片的 Vivado 2014.2

 

  • 芯片
    • Zynq-7000 SoC ZC702 评估套件随量产芯片提供
  • IP
    • LogiCORE IP 处理系统 7 (processing_system7):v5.4
    • LogiCORE IP Processor System Reset Module (proc_sys_reset) : v5.0
    • LogiCORE IP AXI 视频直接内存访问 (axi_vdma):v6.2
    • LogiCORE IP AXI Interconnect (axi_interconnect) : v2.1
    • LogiCORE IP AXI Performance Monitor (axi_perf_mon) : v5.0
    • 小型视频控制器 (logicvc):v4.00.a
    • Imageon 外部视频信号 (fmc_imageon_hdmi_in):v2.0
    • image_filter:v1.0
    • 时序多路复用器 (vtiming_mux):v1.0
    • LogiCORE IP 时钟生成向导 (clk_wiz):v5.1
    • LogiCORE IP 视频时序控制器 (v_tc):v6.1
    • LogiCORE IP 测试模式生成器 (v_tpg):v5.0
    • LogiCORE IP Video In to AXI4-Stream (v_vid_in_axi4s) : v3.0
  • 已知问题
    • (Xilinx Answer 59731) - Zynq-7000 SoC ZC702 评估套件 - 2013.4 基础 TRD - 监视器可能无法同步
    • 在 TPG 选择过程中,当限位框触及监控器边界时,会有一条水平线出现在监控器上。
    • 在设置一些硬件时,ADV7611 I2C 从设备偶尔会为 I2C 事务处理返回 NACK。adv7611 12-004c: 在地址 0x98 上没有 adv7611。
      解决办法是重新启动系统
    • 视频选项改变时,VDMA 驱动程序出错。xilinx-vdma 40090000.axivdma:通道 deadfe50 有错误 8000、cdr 0 tdr 0。 
      但这不会对功能产生影响。

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
47864 Zynq-7000 SoC ZC702 Evaluation Kit - Known Issues and Release Notes Master Answer Record N/A N/A

子答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
59731 Zynq-7000 SoC ZC702 Evaluation Kit - 2013.4 Base TRD - Monitor may not synch-up N/A N/A

相关答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
59731 Zynq-7000 SoC ZC702 Evaluation Kit - 2013.4 Base TRD - Monitor may not synch-up N/A N/A
AR# 52941
日期 05/28/2018
状态 Active
Type 已知问题
Boards & Kits
  • Zynq-7000 SoC ZC702 Evaluation Kit
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