AR# 53119

描述

当我在 GUI 中定制 IBERT 时，我选择了 REFCLK1，不过在我将 .bit 文件下载到我的开发板上后，系统使用的是 REFCLK0。

PLL0REFCLKSEL[2:0] 或 PLL1REFCLKSEL[2:0] 始终等于 3'b001。

解决方案

此问题仅会对 Artix-7 FPGA 产生影响。

此问题的解决办法是在 COMMON IBERT 端口设置中将 PLL0/1REFCLKSEL[2:0] 手动更改为 3'b010，如果您想使用 REFCLK1，可以采取此方法。

加载 IBERT 比特流后，请在 ChipScope 分析器中执行以下操作：

1) 打开 IBERT 控制台。
2) 选择 Port Settings（端口设置）选项卡，然后选择 Common View（通用视图），将 PLL0REFCLKSEL（如果使用的是 PLL1，则为 PLL1REFCLKSEL）设置为 0x2。

在 AC701 开发板上，此操作可允许使用bank 213 上的第二个时钟 (SFP_MGT_CLK1)。