描述
从“7 系列 FPGA 存储器接口用户指南 v1.6 版”开始，将包含下列 DDR3 SDRAM 设计指南：
- 如果使用多个 CK 输出，如双排输出，则所有 CK 输出都必须位于同一个字节通道中。
此答复记录详细论述了该引脚的限制内容。
注意事项： 在使用默认的“新设计”流程时，MIG 7 系列遵循了此 CK 引脚布局规则，这是因为第一个正式支持双排输出的版本是 v1.6 版。
但是，在使用“固定管脚”或“验证引脚更改和更新设计”流程时，MIG 7 系列并未包含根据此规则来验证 DRC 的内容，直至 v1.8 版才具有此功能。
鉴于此，在使用这两个流程之一时，MIG 7 系列可能会使 CK 引脚位于不同的字节组中，从而生成并验证错误的管脚。
从 MIG 7 系列 v1.8 版本开始，将包含正确检查 DRC 的内容。
所有 DDR3 双排 MIG 7 系列管脚都应使用 v1.8 版本进行验证。
解决方案
有关 CK 引脚要求的背景资料：
MIG 7 系列解决方案在通过 Phaser_OUT 进行时钟输出时具有过程偏差的特性。
此偏差可造成与 CK 相关的地址/命令/控制的建立/保持违规 (tIS/tIH)。
要避免出现这些违规问题，MIG 7 系列解决方案需要所有 CK 输出位于同一个字节组中。
这将确保使用同一个 Phaser_OUT 来创建所有接口 CK 时钟，并在 SDRAM 上消除潜在的建立/保持违规问题。
请务必严格遵守此引脚规则。