UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 53919

有关 MIG 7 系列 v1.8 RLDRAM II 的设计咨询 - 在“固定管脚”模式或“验证引脚更改和更新设计”流程中,检测不到管脚违规问题

描述

存在问题的版本: v1.8
: 已修复的版本和其它已知问题::敬请参见 (Xilinx 答复 45195)

7 系列架构要求引脚位于特定的字节通道中,DQSCC_N 位置用于生成三态控制信号。RLDRAM II 设计要求与数据位于同一通道中的 DQSCC_N 位置必须是未占用的位置,或可以与 QVLD、DK# 或 DM 共享。在使用下方显示的“创建设计”流程和“Pin/Bank 选择”模式时,MIG 7 系列 v1.8 版本将满足这一要求:


然而,在使用“固定管脚”模式或“验证引脚更改和更新设计”流程时,用户必须确保手动设置来满足这一要求,因为使用这些流程将无法正确检测到违规问题。

解决方案

如果无法满足此管脚要求,就会因为无法正常运行用于双向数据位的三态控制,造成设计在校准期间的行为仿真和硬件仿真中出现问题。

目前还没有相应的解决方法,因为用于三态控制的 DQSCC_N 位置在 7 系列架构中是一个专用路线。因此必须满足这一管脚要求。

修订历史记录
01/24/2012——初始版本

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
45195 MIG 7 Series - Release Notes and Known Issues for All ISE versions and Vivado 2012.4 and older tool versions N/A N/A
AR# 53919
日期 07/03/2013
状态 Active
Type 设计咨询
器件
  • Kintex-7
  • Virtex-7
  • Artix-7
IP
  • MIG 7 Series
的页面