描述

本答复记录不但包含 Aurora 64B66B 核的发布说明与已知问题，而且还包括以下：

• 一般信息
• 已知和已解决的问题
• 修订历史
  

版本说明和已知问题答复记录面向在 Vivado 2013.1 和更新工具版 中生成的核。
请参见XTP025 -面向已知问题日志和 ISE 技术支持信息的 IP 版本说明指南 。

Aurora 64B/66B LogiCORE IP 页面:

https://china.xilinx.com/products/intellectual-property/aurora64b66b.html

解决方案

概述

支持的器件可在以下位置找到:

• Aurora 64B66B LogiCORE 产品指南
• Aurora 64B66B LogiCORE IP页面 - https://www.xilinx.com/content/xilinx /zh/products/intellectual-property/aurora64b66b.html
• 打开 Vivado 工具 —> IP 目录，右键点击某个 IP 并选择各兼容系列。

如欲查看新特性列表和所有版本添加的器件支持，请参见 Vivado 设计工具中提供该核的 Change Log 文件。

v11.2 Rev5 中的变更：

• 缺陷修复：在 PMA_INIT 断言期间更改逻辑以传输无效的报头，进而确保链路伙伴丢失模块同步。
• 缺陷修复：已更新 Aurora TX、RX 时钟辅助工具模块，以匹配 UltraScale GT 向导 IP。
• 缺陷修复：已修改逻辑，在出现硬错误时对 GT RX 数据路径复位进行断言。
• 缺陷修复：已修复了将 IP 的目标确定为 QVIRTEXUPLUS 和 QZYNQUPLUS 器件时出现的内核生成问题。
• 在一个或更多和子核中的版本变更
  

v11.2 Rev4 中的变更：

• 一般：已修复根据 INS_LOSS_NYQ 和 RX_EQ_MODE 选择确定的 rxlpmen 端口的默认绑定值
• 一般：已更新在 PMA_INIT 输入的示例设计仿真顶层中驱动的初始值
• 在一个或更多和子核中的版本变更

v11.2 Rev3 中的变更：

• 缺陷修复：已修复 HLD_POLARITY_OUT 信号的 CDC 警告。
• 在一个或更多和子核中的版本变更

v11.2 Rev2 中的变更：

• 一般：FIFO 生成器版本升级。
• 一般：已更新 UltraScale + 器件的 RX_TERMINATION_PROG_VALUE 的显示值，以符合 Xilinx 《UltraScale 架构收发器用户指南》的要求
• 在一个或更多和子核中的版本变更

v11.2 Rev1 中的变更：

• 缺陷修复：对于线路速率超过 16.375 Gbps 的多四通道 GTY 设计，在 XDC 中已添加参考时钟位置
• 其他：UltraScale GT Wizard 版本升级 

Changes in v11.2:

• 全新功能: UltraScale GT 向导实例可从 UltraScale 器件 Aurora IP 调出
  
• 在一个或更多和子核中的版本变更 

v11.1 Rev3 中的变更：

• 在一个或更多和子核中的版本变更
  

v11.1 Rev2 中的变更：

• 特性增强：在 GUI 中已经为 UltraScale 器件增加了高级 RX GT 选项
• 特性增强：已增加对线路速率高达 25.7813 Gbps 的 GTYE4 的支持
• 特性增强：已更新对线路速率高达 25.7813 Gbps 的 GTYE3 的支持
• 在一个或更多和子核中的版本变更
  

v11.1 Rev1 中的变更：

• 已更新 COMMON_CFG [6] 属性值，以便在基于 GTHE2 收发器的器件上使用 QPLL 进行配置
• 在一个或更多和子核中的版本变更

Changes in v11.1:

• 已改善 Framing 模式下 GTY 设计的性能和利用率
• 已添加在选择示例设计选项中的共享逻辑时预览共享逻辑文件的特性
• 已从 GT 通道中删除对 gtwiz_reset_rx_cdr_stable_out 的依赖性，以重新初始化 UltraScale 器件的内核
• 已添加在启用“附加收发器控制和状态端口”选项时的 gt_rxusrclk_out 可选端口
• 在一个或更多和子核中的版本变更

v11.0 Rev1 中的变更：

• 新增对 XQ7K325T 和 XQ7K410T 器件全新速度级的支持
• 新增对 XQ7Z030、 XQ7Z045 和 XQ7Z100 器件全新速度级的支持
• 在一个或更多和子核中的版本变更
  

Changes in v11.0:

• 已增加对 GTY 收发器的内核支持
• 已修改针对 GTY 时序优化的内核架构
• 已增加最高 25G 的线路速率支持
• 已针对线路速率超过 16.375G 的 GTY 修改了 GTREFCLK 输入时钟架构
• 已修改线路速率超过 16.375G 的 CRC 架构
• UFC 和 USERK 接口不支持超过 16.375G 的线路速率
• 已增加对 XC7Z030SBV485 和 XC7Z030ISBV485 器件的支持
• 已更新 UltraScale GT 向导和 FIFO 子核版本
• s_axi_user_k_tx_tready输出使用 channel_upgated 进行门控
• 已更新面向 UltraScale 收发器的 TXMASTERCHANNEL 和 RXMASTERCHANNEL 选择

v10.0 Rev1 中的变更：

已增加对 XQ7Z045RFG676、XQ7Z100RF1156 和 XQ7VX690TRF1158 器件的支持

Changes in v10.0:

• 为支持 FFV 及 FBV 无铅封装的 7 系列器件添加了支持
• 已针对 UltraScale GTH 器件增加了最高为 16.375G 的线路速率支持
• 已增加对 Simplex Auto 恢复的支持
• 添加了 txinhibit 与 pcsrsvdin 可选收发器控制及状态端口
• pma_init和 reset_pb 端口都与内核异步；已删除 reset、tx_reset 和 rx_reset 输入端口
• 标准CC 模块已成为 IP 的一部分，已删除 do_cc 端口
• 流控制 AXI 端口归为 AXI4 数据流接口
• 控制与状态端口归为显示接口
• 为 INIT_CLK 与 GTREFCLK 的单端时钟选项添加了支持
• 为 UltraScale 器件提供了连续通道选择支持
• 优化的 CRC 资源利用率
• GT 参考时钟、用户时钟和同步时钟端口经过更新，在 IP 集成器中提供理想的频率值
• 线路速率值限制为 4 个小数位数，适用于 UltraScale 器件
• INIT 时钟频率值限制为 6 个小数位数

v9.3 Rev2 中的变更：

• UltraScale GT Wizard 版本升级

v9.3 Rev1 中的变更：

• 添加对 XC7K160TI、XC7K325TI、XC7K355TI、XC7K410TI、XC7K420TI、XC7K480TI、XC7Z030I、XC7Z035、XC7Z035I、XC7Z045I、XC7Z100I 器件的支持
• XDC 的微小更新，提供开发板支持

Changes in v9.3:

• 增加了对 XA7Z030 设备的支持。
• UltraScale GT Wizard 版本升级。
• 针对不同 TX/RX_Simplex 数据流配置的内核复位。
• 添加了带可选端口的 AXI4-LITE 协议兼容型 GT DRP 接口。
• 支持面向 7 系列内核的每信道 AXI4-LITE GT DRP 接口。
• 通过 IP GUI 实现对用户可配置的 DRP 时钟和 INIT 时钟的支持。
• 实现针对 IP-集成器中 GT DRP 接口的用户可选选项。
• 添加支持 IPI 系统中向 INIT 和 DRP 时钟的自动传播。
• 满足了面向 7 系列收发器的 CPLL 掉电电路要求 - 参考答复记录。
• 添加对 Xilinx 评估平台开发板的支持。
• 兼容于最新时序约束指南的 XDC。
• 为 UltraScale 实例设计添加差分 INIT 时钟输入。
• 实例设计中包含 GT 复位分段，以在 GUI 中的实验工具选项关闭时使用。
• 针对 UltraScale 将 mmcm_not_locked_out 的极性改为高电平有效。
• PMA_RSV 属性设置针对 7 系列 GTH 设计进行更新。

v9.2 变更(Rev. 1):

• UltraScale GT Wizard 版本升级
• 对返回读取模式下“未能打开xil_defaultlib/_info 信息文件”错误的Simplex设计进行修复。
• PMA_RSV 属性设置针对 7 系列 GTH 设计进行更新。
• 解决了UltraScale器件设计中的保持违规时序问题。
• 在时钟内核中为UltraScale设计添加缺失的同步器。
• 针对UltraScale设计将GT_DIRECTION设置为BOTH，TX_ENABLE & RX_ENABLE设置为TRUE。

• 增加用于为综合/实现后仿真提速的C_EXAMPLE_SIMULATION参数
• 增加对UltraScale器件的支持
• 增强对IP集成器的支持
• 已增加对PDU、UFC 和 NFC 接口的 Little endian 支持，作为非默认的 GUI 可选选项
• 产品指南中提供的互操作性指导
• 解决某些情况下具有特定帧长度时出现的功能问题

v9.1变更:

• 增加可选收发器控制端口和状态端口的数量
  

Changes in v9.0:

• 提供Verilog源文件和VHDL网表
• TX启动状态机更新，以实现MMCM 锁与稳定时钟的同步
• Rx 启动状态机更新，从而在收到有效数据后处理 RX Reset
• 连接GT RX的线性32位数据路径接口
• 增强的通道歪斜容差，现可承受更大的通道至通道歪斜
• 启用极性反转逻辑
• 针对所有通道的通用复位与控制
• 按照 GT用户指南要求将Rx CDR锁定时间从50KUI增加到37MUI
• 将块同步报头的最大数量从64增加至60K，以提高链路的稳健性
• 传送更多无效字符以增加链路的稳健性
• 针对热插拔顺序步骤更新Channel_INIT 状态机和TX 启动状态机
• 去除对扰码器的复位，让它自由运行以实现更快的CDR锁定
• 解决CC（时钟校正）插入时的极少数数据包丢失问题
• 更新GTH QPLL属性 – 敬请参考(Xilinx 答复56332)
• 易用性升级如欲了解更多详情，敬请参考产品指南中的迁移与更新部分
• 增加GUI选项，以在内核中包含或排除可共享逻辑资源
• 增加可选的收发器控制和状态端口
• 更新用于时钟域交叉的同步器，以减少亚稳态的“平均故障间隔时间”(MTBF)
• 减少综合与仿真中的警告
• 增加对Cadence IES和Synopsys VCS仿真器的支持
• 对IP集成器的基础支持
• 更新XDC约束，以约束同步器的第1级触发器
• 增加 GUI 选项，以包括或排除调试用的 Vivado Lab 工具支持
• 在实例设计中增加质量计数器，以提高测试质量
• 在实例设计中增加硬件复位状态机，以执行重复的复位测试

版本表

此表将内核版本关联至首个包含该表的 Vivado 设计工具发布版本。

通用指南

下表提供了为使用LogiCORE Aurora 64B66B内核提供一般指南的答复记录。

已知和已解决的问题

下表提供  Aurora 64B66B 核的已知问题，起于 Vivado 2013.1 中首先推出的 v8.0。

注: "找到的版本" 列出了首次发现问题的版本。

该问题可能也出现于较早版本，但未对较早版本进行特定测试。

注：

1. 基于AXI4_LITE 的 DRP接口不能完全兼容于AXI4_LITE. 通过 v9.3 版本修复
2. Vivado 和 CORE Generator 工具的 XDC 文件在 14.4/2012.4 中不同。已在 v8.0 中修复

修订历史：: