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AR# 54522

LogiCORE IP DisplayPort -面向 Vivado 2013.1 和更新工具版本的版本说明和已知问题

Description

本答复记录不但包含  LogiCORE IP DisplayPort 核的发布说明与已知问题，而且还包括以下：

  • 一般信息
  • 已知和已解决的问题
  • 修订历史

版本说明和已知问题答复记录面向在 Vivado 2013.1 和更新工具版 中生成的核。

敬请参考XTP025 -面向已知问题日志和 ISE 技术支持信息的 IP 版本说明指南 。

DisplayPort LogiCORE IP:
https://china.xilinx.com/content/xilinx/zh/products/intellectual-property/ef-di-displayport.html

注:此核已过期。

它已经由 DisplayPort RX 子系统（Xilinx 答复 65447）及 DisplayPort TX 子系统（Xilinx 答复 59384）取代，将从 Vivado 2017.3 的 Vivado IP 目录中删除。

The DisplayPort license also applies to the DisplayPort RX Subsystem and the DisplayPort TX Subsystem.

解决方案

概述

支持的器件可在以下位置找到:

如欲查看新特性列表和所有版本添加的器件支持，请参见 Vivado 工具中提供该核的 Change Log 文件。

版本列表

此表将 CPRI 核版本关联至首个 Vivado设计工具发布版本中，其中包括：

内核
版本		Vivado 工具
版本
v7.0 (Rev. 5)2017.2
v7.0 (Rev. 4)2017.1
v7.0 (Rev. 3)2016.4
v7.0 (Rev. 2)2016.3
v7.0 (Rev. 1)2016.2
v7.02016.1
v6.1 (Rev. 1)2015.4
v6.12015.3
v6.0 (Rev. 1)2015.2
v6.02015.1
v5.0 (Rev. 1)2014.4
v5.02014.3
v4.2 (Rev. 2)2014.2
v4.2 (Rev. 1)2014.1
v4.22013.4
v4.12013.3
v4.0 (Rev. 1)2013.2
v4.02013.1


通用指南

下表提供使用 DisplayPort LogiCORE IP 的通用指南答复记录。

答复记录标题
(Xilinx 答复 63907)DisplayPort IP 支持 Fast AUX (FAUX) 或双模式 AUX 吗？
(Xilinx 答复 65838)当接收速度为 1.62 Gbps 时，UltraScale DisplayPort Sink 能否使用扩频时钟技术 (SSC) 支持源？
(Xilinx 答复 65837)什么是将 UltraScale 器件作为目标时出现的 lnk_fwdclk_p/n 时钟信号，以及它们该怎样使用？
(Xilinx 答复 65154)什么是 HSYNC_WIDTH 寄存器，有相关的 VSYNC_WIDTH 寄存器吗？
(Xilinx 答复 51560)如何为我的分辨率选择合适的 USER_PIXEL_WIDTH？
(Xilinx 答复 64732)DisplayPort 支持自适应 sync 或 G-SYNC （ NVidia） 吗?
(Xilinx 答复 64652)DisplayPort 核或参考设计支持 EDID 或 DisplayID 吗？
(Xilinx 答复 61784)当我发送包含 DisplayPort 内核的比特流时为什么会收到错误信息？
(Xilinx 答复 60227)面向 DisplayPort Source 内核的用户数据接口引脚是什么极性？
(Xilinx 答复 59291)DisplayPort Source DPCD Main Stream 属性寄存器一定要和输入到用户数据接口的视频时序相匹配吗？
(Xilinx 答复 42953)有关 LogiCORE IP DisplayPort 的设计咨询主答复记录
(Xilinx 答复 34210)如何连接 Display Port 核至 Display Port 连接器?
(Xilinx 答复 44843)AUX 上的 DisplayPort I2C 是否支持较慢 I2C 从机的时钟拉伸？
(Xilinx 答复 46820)Xilinx DisplayPort IP 支持 eDP 和类似于 Panel Self Refresh 的功能吗?
(Xilinx 答复 52299)为什么需要部件 2 或部件 3 来支持 7 系列 FPGA 的 5.4 Gb/s？


已知和已解决的问题

下表提供   DisplayPort 核的已知问题，起于 Vivado Design Suite 2013.1 中首先推出的 v4.0。

注: "找到的版本" 列出了首次发现问题的版本。

该问题可能也出现于较早版本，但未对较早版本进行特定测试。

IP:

答复记录标题版本发现问题Version Resolved
(Xilinx Answer 68892)在 Vivado 2017.2 版中，DisplayPort LogiCORE 会丢弃什么告警消息？v7.0 (Rev. 4)N/A
(Xilinx 答复 67433)为什么使用 (DP159) 生产芯片时 DisplayPort IP 及 DisplayPort 子系统的 DisplayPort Rx 驱动程序有时无法应变？v7.0 (Rev. 1)N/A
(Xilinx 答复 66371)当启用 "Additional Transceiver Control and Status Ports" 时，如果我关闭 GUI 然后重新打开，此选项未被打勾？ v6.1(Rev 1)v7.0
(Xilinx 答复 66372)当通道数从 1 改为 4 时，为什么 "select Quad Pixel" 选项仍然被禁用? v6.1(Rev 1)v7.0
(Xilinx 答复 66373)为什么在 GUI 中选择 YCrCb 422 对硬件不会产生任何影响？ v6.1(Rev 1)v7.0
(Xilinx 答复 65795)何时能选择 SS 模式框？v6.0 (Rev. 1)v6.1
(Xilinx 答复 65133)XAPP1178 v2.0 运行于 KC705 Rev 1.1 开发板上吗？N/AN/A
(Xilinx 答复 63263)为什么 MST 启用状态下生成 DisplayPort v5.0 时通道 1 和通道 2 的 SST 模式会无法链接？v5.0v5.0 (Rev. 2)
(Xilinx 答复 62582)为什么 GT 接口宽度设为 32 位时 M_VID 和 M_AUD 的值翻番？v5.0v5.0 (Rev. 1)
(Xilinx 答复 61799)GTP 和 GTH – 量产复位 DRP 序列会挂起，这需要重新配置才能恢复v4.2 (Rev. 1)v4.2 (Rev. 2)
(Xilinx 答复 38503)为什么将 DisplayPort 内核配置为 DisplayPort Sink 时我会收到关键警告，称 Reed-Solomon Decoder 许可证未找到，而且综合错误信息说未找到许可证？v4.2N/A
(Xilinx 答复 61683)为什么在使用 Cadence IUS 仿真时我收到 Name Protected 的错误信息？v4.2 (Rev. 1)v4.2 (Rev. 2)
(Xilinx 答复 60627)为什么我不能使用汽车 Aritx-7（QArtix-7） 器件？v4.2 (Rev. 1)N/A
(Xilinx 答复 59634)为什么执行较大 AUX 通道事务处理时我看到 AUX 通道超时？v4.0v4.2 (Rev. 1)
(Xilinx 答复 59288)为什么使用 2013 年 12 月 18 日的 DisplayPort 产品指南 PG064 中图 3-11 给出的复位序列时，PHY 有时会无法从复位中返回？v4.2N/A
(Xilinx 答复 57951)为什么使用 Synopsys VCS H-2013.06-3 进行仿真时，我会收到类别不匹配的错误信息？v4.1N/A
(Xilinx 答复 57836)为什么使用 Cadence IUS 12.2-S016进行仿真时，我会收到 Link Rate 的错误信息？v4.1N/A
(Xilinx 答复 57399)VESA Spec 端接方案导致 AUX 状态机损坏v4.0v4.1
(Xilinx 答复 55359)AUX 通道上的噪声导致内核 AUX 状态机挂起v4.0v4.1
(Xilinx 答复 56777)GTH Common Block Refclk 未连接，导致 DRC 错误v4.0v4.1
(Xilinx 答复 56681)GTH Common Block Refclk 未连接，导致 DRC 错误v4.0v4.1
(Xilinx 答复 53538)为什么 AUX 通道输入导致大量噪声情况下，DisplayPort Sink IIC 控制器有时会保留占用 SCL 线路？ v3.2v4.0
(Xilinx 答复 53539)为什么复位后 DisplayPort 源停止发送音频？v3.2v4.0
(Xilinx 答复 56168)仿真错误——使用 Artix-7 FPGA 时测试失败v3.2v4.0 (Rev 1)

软件驱动：

号码标题Version Found已解决的问题
(Xilinx 答复 67274)为什么 CP_CURRENT (0x02) 寄存器值在文档和驱动程序之间会有差异？v2.0 (Rev. 1)N/A


修订历史：
06/29/2017版本表中新增了 v7.0 (Rev. 5)。 注意：该内核已过时， 一直由  DisplayPort Rx 子系统及 DisplayPort Tx 子系统取代，将从  Vivado 2017.3 的 Vivado IP 目录中删除。
04/05/2017版本表中新增了 v7.0 (Rev. 2)、v7.0 (Rev. 3) 和 v7.0 (Rev. 4)，（(Xilinx 答复 68892）
07/14/2016新增 v7.0 (Rev. 1) 至版本表、（Xilinx 答复 67274） 和（Xilinx 答复 67433）
04/06/2016新增 v7.0 至版本表： (Xilinx 答复 63907)
11/24/2015新增 v6.1 和 v6.1 (Rev. 1) 至版本表以及 (Xilinx 答复 65795)、 (Xilinx 答复 65837)、 (Xilinx 答复 65838)
08/06/2015Added (Xilinx 答复 65154)
08/04/2015Added (Xilinx 答复 65133)
06/30/2015新增 v6.0 (Rev. 1) 至版本表以及 (Xilinx 答复 64652)、 (Xilinx 答复 64732)、(Xilinx 答复 51560)
04/01/2015新增 v6.0 至版本表
01/05/2015新增 v5.0 (Rev. 1) 至版本表和 (Xilinx 答复 63263)
10/22/2014新增 (Xilinx 答复 62582)
10/08/2014新增 v5.0 至版本表
08/01/2014新增 v4.2 (Rev. 2) 至版本表、 (Xilinx 答复 61683)、 (Xilinx 答复 38503)、 (Xilinx 答复 61784)、 (Xilinx 答复 61799)。
05/13/2014新增 (Xilinx 答复 60627)
04/16/2014新增 v4.2 (Rev. 1) 至版本表、(Xilinx 答复 59291)、 (Xilinx 答复 59288)、(Xilinx 答复 59634)、 (Xilinx 答复 60227)。
12/18/2013新增 v4.2 至版本表
10/23/2013新增 v4.0 (Rev. 1) 和 v4.1至版本表、 (Xilinx 答复 57836)、(Xilinx 答复 57951) 和面向 2013.3 的更新已知/已解决问题表。
09/09/2013新增 (Xilinx 答复 55359), (Xilinx 答复 57399)
07/23/2013Added (Xilinx 答复 56856)
07/17/2013新增 (Xilinx 答复 56777)
07/03/2013新增 (Xilinx 答复 56681)
06/28/2013新增 (Xilinx 答复 56637)
05/29/2013新增 (Xilinx 答复 56168)
04/03/2013——初始版本

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
56852 Xilinx Multimedia, Video and Imaging Solution Center - Top Issues N/A N/A

子答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
42953 有关 LogiCORE IP DisplayPort 的设计咨询主答复记录 N/A N/A
34210 LogiCORE IP Display Port - How do I connect the Display Port Core to my Display Port connector? N/A N/A
44843 LogiCORE IP DisplayPort v2.3 - Does the DisplayPort I2C over AUX support clock stretching for slower I2C slaves? N/A N/A
52299 LogiCORE IP DisplayPort v3.2 - Why is a -2 or -3 part required to support 5.4 Gb/s in 7 Series FPGAs? N/A N/A
46820 LogiCORE IP DisplayPort - Does the Xilinx DisplayPort IP support eDP and features like Panel Self Refresh? N/A N/A
53538 LogiCORE IP DisplayPort v3.2 - Why does the DisplayPort Sink IIC Controller hold the SCL line in some cases when large amounts of noise are introduced into it via the AUX channel input? N/A N/A
53539 LogiCORE IP DisplayPort v3.2 - Why does the DisplayPort Source core Stop sending audio after a reset? N/A N/A
56168 LogiCORE DisplayPort v3.2 - Error in Simulation - Test Failed when targeting Artix-7 N/A N/A
56681 LogiCORE IP DisplayPort v4.0, Virtex-7 GTH - DisplayPort core will not synthesize correctly in non-project flow N/A N/A
56777 LogiCORE IP DisplayPort v4.0 - GTH Common Block Refclk is not Connected Causing DRC Error N/A N/A
55359 LogiCORE DisplayPort v3.2 - Noise on the AUX Channel causes the Core AUX State Machine to Hang N/A N/A
57399 Spartan-6 - LogiCORE IP DisplayPort v3.2 - VESA Specification Termination Scheme Causes Corruption on the AUX State Machine N/A N/A
57836 LogiCORE IP DisplayPort v4.1 - Why is the Link Rate wrong when simulating with Cadence IUS 12.2-S016? N/A N/A
57842 LogiCORE Video PHY Controller - Release Notes and Known Issues for Vivado 2013.1 and newer tool versions N/A N/A
57951 LogiCORE DisplayPort v4.1 - Why does a type mismatch error occur when simulating with Synopsys VCS H-2013.06-3? N/A N/A
59288 LogiCORE DisplayPort v4.2 - Why does the PHY sometimes fail to return from reset when using the reset sequence in Figure 3-11? N/A N/A
59291 LogiCORE DisplayPort - Does the DisplayPort Source DPCD Main Stream Attributes register have to match the timing of the video being input to the User Data interface? N/A N/A
60227 LogiCORE IP DisplayPort - What is the polarity of the User Data Interface Pins for the DisplayPort Source core? N/A N/A
60627 LogiCORE DisplayPort - Why can I not target the Automotive Aritx-7 (XA Artix-7) devices? N/A N/A
59634 LogiCORE IP DisplayPort v4.0 - Why do I see a AUX channel timeout when performing larger AUX channel transactions? N/A N/A
57950 LogiCORE IP DisplayPort v3.2 - ISE 14.7 不再支持 N/A N/A
61683 LogiCORE IP DisplayPort v4.2 (Rev.1) - Why do I receive a Name Protected error when using Cadence IUS for simulation? N/A N/A
38503 LogiCORE IP DisplayPort v4.2 - Why do I receive a Critical Warning saying the Reed-Solomon Decoder license is not found, and an Error in Synthesis saying a license was not found when the DisplayPort core is configured as a DisplayPort Sink? N/A N/A
61784 LogiCORE IP DisplayPort - Why do I recieve an error when trying to generate a bitstream that includes the DisplayPort core? N/A N/A
61799 LogiCORE DisplayPort v4.2 Rev. 1 and earlier - GTP and GTH - Production reset DRP sequence could get in hung state that requires reconfiguration to recover N/A N/A
62582 LogiCORE IP DisplayPort v5.0 - Why are the M_VID and M_AUD values doubled when the GT Interface Width is set to 32-bits? N/A N/A
63263 LogiCORE IP DisplayPort v5.0 - Why do the 1 and 2 lane SST modes fail to link if the DisplayPort v5.0 is generated with MST enabled? N/A N/A
64652 LogiCORE IP DisplayPort - Do the DisplayPort core or reference designs support EDID or DisplayID? N/A N/A
64732 LogiCORE IP DisplayPort - Does DisplayPort support Adaptive-Sync or G-Sync by NVIDIA? N/A N/A
51560 LogiCORE DisplayPort - How do I select the proper USER_PIXEL_WIDTH for my resolution? N/A N/A
65133 LogiCORE DisplayPort - Does XAPP1178 v2.0 run on the KC705 Rev 1.1 board? N/A N/A
65154 LogiCORE IP DisplayPort - What is the HSYNC_WIDTH register and is there a related VSYNC_WIDTH register? N/A N/A
65795 LogiCORE IP DisplayPort v6.0 (Rev. 1) – When should the SS Mode check box be selected? N/A N/A
65838 LogiCORE DisplayPort v6.1 - Can the UltraScale DisplayPort Sink support sources using Spread Spectrum Clocking (SSC) when receiving at 1.62 Gbps? N/A N/A
66371 LogiCore DisplayPort v6.1 (Rev. 1) - When Enabling "Additional Transceiver Control and Status Ports", if I close the GUI and re-open it, this option is un-checked N/A N/A
66372 LogiCore DisplayPort v6.1 (Rev. 1) - Why does the option to select Quad Pixel remain disabled when changing the number of lanes from 1 back to 4? N/A N/A
66373 LogiCore DisplayPort v6.1 (Rev. 1) - Why does selecting YCrCb 422 in the GUI not have any effect in the Hardware? N/A N/A
66301 LogiCORE DisplayPort v6.1 (Rev. 1) - Patch Updates for the DisplayPort IP N/A N/A
66565 LogiCORE DisplayPort v6.1 (Rev. 1) - Why is the lnk_fwdclk_p/n reference input clock grounded for the RX IP for UltraScale Devices? N/A N/A
63907 LogiCORE IP DisplayPort - Does the DisplayPort IP support Fast AUX (FAUX) or Dual mode AUX? N/A N/A
66907 LogiCORE DisplayPort v6.1 (Rev. 1) - Why do I see training Lost interrupts after training is done and while the Video is Running in the RX core? N/A N/A
67274 LogiCORE DisplayPort Receiver v7.0 (Rev. 1) - Why does the CP_CURRENT (0x02) register value differ between the documentation and the driver? N/A N/A
68892 LogiCORE DisplayPort - Why am I receiving a warning message that the DisplayPort LogiCORE IP will be obsoleted in the Vivado 2017.2 release? N/A N/A
69077 XAPP1271 - Why does a debug build work but not the release build with optimizations? N/A N/A

相关答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
61625 Video IP Example Design Landing Page N/A N/A
59384 DisplayPort TX Subsystem - Release Notes and Known Issues for Vivado 2013.1 and newer tool versions N/A N/A
65447 DisplayPort RX Subsystem - Release Notes and Known Issues for Vivado 2013.1 and newer tool versions N/A N/A
57842 LogiCORE Video PHY Controller - Release Notes and Known Issues for Vivado 2013.1 and newer tool versions N/A N/A
AR# 54522
日期 07/03/2017
状态 Active
Type 版本说明
Tools
  • Vivado Design Suite - 2013.1
  • Vivado Design Suite - 2013.2
  • Vivado Design Suite - 2013.3
IP
  • DisplayPort