AR# 54550

LogiCORE IP MIPI D-PHY — Vivado 2015.3 工具及以后版本的版本说明及已知问题

描述

本答案记录不仅包含 MIPI D-PHY 内核的版本说明和已知问题,而且还包括以下内容:

  • 通用信息
  • 已知和已解决的问题
  • 修订历史

MIPI D-PHY LogiCORE IP:

https://china.xilinx.com/products/intellectual-property/ef-di-mipi-csi-rx.html

解决方案

概述

支持的器件可在以下位置找到:


对于所有版本的一系列新特性和新增器件支持:

  • 子系统或 IP — 查看包含在 Vivado 内核中的变更日志。
  • 子系统或 IP — 点击以下变更日志链接。
  • 独立的软件驱动程序 — 参见 Xilinx SDK 中 Doxygen 驱动程序包含的变更日志
  • 独立的软件驱动程序 — Github Software Driver Repo#

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版本表

此表将内核版本关联至首个包含该表的 Vivado 设计工具发布版本。

内核版本Vivado 工具版本IP 变更日志IP 补丁
v4.1 (Rev. 5)2019.2(Xilinx Answer 72923)(Xilinx Answer 73316)
v4.1 (Rev. 4)2019.1.1(Xilinx Answer 72494)(Xilinx Answer 72758)
v4.1 (Rev 3)2019.1(Xilinx Answer 72242)
v4.1 (Rev. 2)2018.3(Xilinx Answer 71806)
v4.1 (Rev. 1)2018.2(Xilinx Answer 71212)
v4.12018.1(Xilinx Answer 70699)
v4.0 (Rev. 1)2017.4(Xilinx Answer 70386)(Xilinx Answer 70530)
v4.02017.3(Xilinx Answer 69903)(Xilinx Answer 70195)
v3.1 (Rev.1)2017.2(Xilinx Answer 69326)(Xilinx Answer 69760)
v3.12017.1(Xilinx Answer 69055)
v3.0 (Rev. 1)2016.4(Xilinx 答复 68369)(Xilinx Answer 68810)
v3.02016.3(Xilinx 答复 68021)
v2.0 (Rev. 1)2016.2(Xilinx 答复 67345)
v2.02016.1(Xilinx 答复 66930)
v1.02015.3(Xilinx 答复 65570)

通用指南

下表提供的答复记录可为使用 MIPI D-PHY 内核提供一般性指南。

产品编号标题
(Xilinx Answer 73209)MIPI D-PHY IP 的最小值 Tskewcal (偏差校准定时参数)
(Xilinx Answer 72604)哪里可以找到 2.5Gb/s 下 MIPI_DPHY_DCI 的 SSN 分析数据?
(Xilinx Answer 71582)MIPI D-PHY RX 或 MIPI CSI-2 RX 子系统以更高线路速率报告数据包损坏
(Xilinx Answer 71205)使用 MIPI D-PHY TX 时,能同时断言/去断言 DL*_TXREQUESTHS / CL_TXREQUESTHS 吗?
(Xilinx Answer 69530)在 MIPI D-PHY RX 线路速率设置中,裕量是多少?
(Xilinx Answer 67249)在高速数据传输之前,启动时间的最大值是多少?

已知和已解决的问题

下表是 MIPI D-PHY 内核的已知问题,从最初在 Vivado 2015.3 中发布的 v1.0 开始。

注:“发现问题的版本”栏列出了首次发现问题的版本。

该问题可能也出现于较早版本,但未对较早版本进行特定测试。

产品编号标题发现问题的版本已解决问题的版本
Why am I failing timing on some -1 parts when trying to set the line rate to 2500Mbps using Vivado 2019.2?v4.1 (Rev 5)v4.1 (Rev 5)
(Xilinx Answer 73188)IDELAYCTRL_RDY 在固定模式下不用于 MIPIv4.1 (Rev 4)v4.1 (Rev 5)
(Xilinx Answer 71846)支持 600Mbps 线路速率设置的 MIPI D-PHY TX 在第一次 HS 传输后,输出信号卡住了。v4.1 (Rev 1)v4.1 (Rev 2)
(Xilinx Answer 69531)仿真 MIPI DPHY RX 时,为什么会出现警告:“ncelab: *dphy_ip/mipi_dphy.srcs/sources_1/ip/mipi_dphy_rx1/mipi_dphy_rx1_core.v,436|49): implicit wire has no fanin" on system_rst_in?v3.1v4.0
(Xilinx Answer 70591)能否针对 MIPI D-PHY v4.0 动态修改 IDELAY 的点击值?(面向 7 系列器件的 IP)v4.0v4.1
(Xilinx Answer 70581)为什么我在以 UltraScale+ 器件为目标的 MIPI RX IP 上看到了 SoT/ECC/CRC 错误v4.0 (Rev. 1)v4.1
(Xilinx Answer 70196)在 7 系列器件上,使用自动校准 Auto 和外部 IDELAYCTRL 综合设计时,高速信道没有连接v4.0v4.0 (Rev. 1)
(Xilinx Answer 69671)使用 7 系列器件实现 MIPI D-PHY TX 时,为什么在 HS—>LP 传输过程中输出信号会超调?v3.1 (Rev. 1)v4.0
(Xilinx Answer 69931)使用 MIPI D-PHY TX 时,为什么 HS-PREPARE 长度违背了 MIPI D-PHY 规范版本 1.1?v3.1 (Rev. 1)v4.0 (Rev. 1)
(Xilinx Answer 69766)使用 MIPI D-PHY TX 时,如果将 7 系列器件作为目标,为什么在通道之间会有歪斜的 SoT?v3.1 (Rev. 1)v4.0 (Rev. 1)
(Xilinx Answer 67365)接收器 IP 在 SoT 模式上的行为是什么?为什么我在发送“BC”和接收“B8”时没有出现错误?v2.0v3.0
(Xilinx Answer 69274)为什么 ulpsactivenot 只针对 MIPI D-PHY 控制器 RX 的一个时钟周期进行断言?v3.1v4.1
(Xilinx Answer 69057)为什么 SOTsynchs 错误从 MIPI DPHY RX IP 或 MIPI csi2 RX 子系统生成?v3.0 (Rev. )v3.1
(Xilinx Answer 68603)从模式(示例设计中的共享逻辑)D-PHY RX IP 在与主模式(内核中的共享逻辑)D-PHY RX IP 共享资源时不工作v3.0 (Rev. 1)v3.1
(Xilinx Answer 68603)为什么在更新至 2016.4 后,从 IP 不工作?v3.0 (Rev. 1)v3.1
(Xilinx Answer 67296)MIPI D-PHY IP 中支持多通道使用案例吗?v2.0v3.1
(Xilinx Answer 67258)为什么高速模式接收时 rxvalidhs 行为会有变化?v1.01.0v2.0

修订历史:
02/04/2020添加了 IP 补丁(Xilinx Answer 73316)、更新了“已知问题和已解决问题”列表。新增 (Xilinx Answer 73330)
12/23/2019新增通用指南 (Xilinx Answer 73209)
11/13/2019将高达 Vivado 2019.2 的 IP 版本添加到了版本列表中
07/30/2019(Xilinx Answer 72604)添加到了一般性指南列表中并将 v4.1 (Rev. 4) 添加到了修订表中
06/21/2019删除 Xilinx Answer 66088
05/13/2019(Xilinx Answer 71846)和 v4.1 (Rev 3) 添加到了修订表中
01/18/2019(Xilinx Answer 71582)和 v4.1 (Rev. 1) 及 v4.1 (Rev 2) 添加到了修订表中
06/08/2018新增 (Xilinx Answer 71205)
05/25/2018新增 (Xilinx Answer 70530) 至版本表
04/13/2018新增 (Xilinx Answer 69530)(Xilinx Answer 69531)
04/04/2018将 v4.1 添加到了版本列表(Xilinx Answer 70196){ 260 }、(Xilinx Answer 70581)(Xilinx Answer 70591)
01/25/2018新增 (Xilinx Answer 69274)
01/18/2018版本表新增 v4.0 (Rev. 1)
11/03/2017新增 (Xilinx Answer 69766)(Xilinx Answer 69671)(Xilinx Answer 69931)(Xilinx Answer 69760)
10/23/2017版本列表和(Xilinx 答复 67365)新增的 v3.1 (Rev.1) 和 v4.0
06/05/2017新增 (Xilinx Answer 69274)
04/05/2017新增 v3.1 至版本表、(Xilinx Answer 68810)(Xilinx Answer 69057)
02/07/2017版本列表和(Xilinx 答复 68603)新增的 v2.0 (Rev.1)、v3.0 和 v3.0 (Rev.1)
05/31/2016添加了(Xilinx Answer 67258)(Xilinx Answer 67296)(Xilinx Answer 67249)
04/06/2016新增 v2.0 至版本表
12/07/2015新增 Xilinx Answer 66088
09/30/2015——初始版本

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
56852 Xilinx Multimedia, Video and Imaging Solution Center - Top Issues N/A N/A

子答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
67296 LogiCORE IP MIPI D-PHY 控制器 v2.0 — MIPI D-PHY IP 中是否支持多通道使用案例? N/A N/A
67249 LogiCORE IP MIPI D-PHY Controller - What is the maximum value of start-up time before High-speed data transfer? N/A N/A
67258 LogiCORE IP MIPI D-PHY v2.0 - Why is there a change to the rxvalidhs behavior when receiving in high-speed mode? N/A N/A
68603 LogiCORE IP MIPI D-PHY v3.0 (Rev. 1) – Slave Mode (Shared logic in example design) D-PHY RX IP does not work when it is sharing resources with Master mode (Shared Logic in core) D-PHY Receiver IP. N/A N/A
69057 LogiCORE IP MIPI D-PHY v3.0 (Rev. 1) - Why is an SOTsynchs error generated from the MIPI DPHY RX IP or MIPI CSI-2 RX Subsystem? N/A N/A
69173 2017.1 LogiCORE IP MIPI CSI-2 Transmitter Subsystem v1.0 (Rev. 2) - Patch Updates for the LogiCORE IP MIPI CSI-2 Transmitter Subsystem v1.0 (Rev. 2) N/A N/A
69250 LogiCORE IP MIPI CSI-2 Transmitter Subsystem v1.0 (Rev. 2) - Why is the MIPI Transmitter Clock/Data relationship not center-aligned for some line-rate configurations? N/A N/A
69274 LogiCORE IP MIPI D-PHY v3.1, v3.1 (Rev. 1) and v4.0 (Rev. 1) - Why does the ulpsactivenot only assert for one clock period for the MIPI D-PHY RX? N/A N/A
69530 LogiCORE MIPI D-PHY and MIPI CSI-2 RX Subsystem - How much margin is in the MIPI D-PHY RX line rate settings? N/A N/A
67365 LogiCORE IP MIPI D-PHY v2.0 - What is the expected behavior of the receiver IP on the SoT pattern and why do I not see an error when sending "BC" and receiving "B8"? N/A N/A
69931 LogiCORE IP MIPI D-PHY v3.1 (Rev. 1) - When using MIPI D-PHY TX, why is the HS-PREPARE length violating MIPI D-PHY specification version 1.1? N/A N/A
69766 LogiCORE IP MIPI D-PHY v3.1 (Rev. 1) - When using MIPI D-PHY TX, why do we have skewed SoT signal between lanes? N/A N/A
69671 LogiCORE IP MIPI D-PHY v3.1 (Rev. 1) - When using 7 Series Devices to implement MIPI D-PHY TX, why do we see overshoot on the output signal during HS-->LP transmission? N/A N/A
69760 2017.2 LogiCORE IP MIPI D-PHY v3.1 (Rev. 1) - Patch Updates for the MIPI D-PHY LogiCORE IP v3.1 (Rev. 1) N/A N/A
70196 LogiCORE IP MIPI D-PHY v4.0 - On 7 Series Devices, High-Speed Lanes are unconnected in the synthesized design with Auto Calibration Auto and external IDELAYCTRL N/A N/A
70581 LogiCORE IP MIPI D-PHY Controller v4.0 (rev.1) (or MIPI CSI-2 Receiver Subsystem v3.0 (Rev. 1)) - Why do I see SoT/ECC/CRC errors on MIPI RX IP targeting UltraScale+ devices? N/A N/A
70591 LogiCORE IP MIPI D-PHY v4.0 - Can I change IDELAY tap values on the fly for MIPI D-PHY IP v4.0? (IP targeting 7 Series devices) N/A N/A
70530 2017.4 LogiCORE IP MIPI D-PHY v4.0 (rev.1) - Patch Updates for the MIPI D-PHY LogiCORE IP v4.0 (rev.1) N/A N/A
69531 LogiCORE MIPI D-PHY v3.1, MIPI CSI-2 Rx Subsystem v2.2 (Rev. 1) - Why do I get warning "ncelab: *dphy_ip/mipi_dphy.srcs/sources_1/ip/mipi_dphy_rx1/mipi_dphy_rx1_core.v,436|49): implicit wire has no fanin" on system_rst_in when simulating the MIPI DPHY RX? N/A N/A
71205 LogiCORE IP MIPI D-PHY v4.0 - When using MIPI D-PHY TX, can we assert/de-assert DL*_TXREQUESTHS / CL_TXREQUESTHS at the same time? N/A N/A
71374 MIPI D-PHY - UltraScale+ devices - Two independent IP instances in the same bank need to be reset at the same time N/A N/A
71582 2018.2 LogiCORE IP MIPI D-PHY v4.1 (rev.1) MIPI CSI-2 RX Subsystem v3.0 (rev.3) - MIPI D-PHY RX or MIPI CSI-2 RX Subsystem reporting packet corruptions at higher line-rates N/A N/A
73330 LogiCORE IP MIPI D-PHY v4.1 (rev.5) — 在 IP 以 1500Mbps 的行速率配置生成时,不断言 MIPI D-PHY TX INIT_DONE N/A N/A
73316 LogiCORE IP MIPI D-PHY v4.1 (Rev. 5) - MIPI D-PHY LogiCORE IP v4.1 (Rev. 5) 的补丁程序更新 N/A N/A

相关答复记录

AR# 54550
日期 05/01/2020
状态 Active
Type 发布说明
器件
IP