在 UltraScale 器件上执行的 Aurora 8B10B 核范例设计可能会失效,包含延缓时间 冲突如下:
Critical Warning [Timing 38-282] The design failed to meet the timing requirements on user_clk_i clock. The issue is due to create clock constraint on user_clk_i in <component_name>_exdes.xdc.
本答复记录提供所需的编辑。从文件 <component_name>_example/ <component_name>_example.srcs/constrs_1/imports/example_design/ <component_name>_exdes.xdc 移除以下 user_clk_i 上的创建时钟约束,并重新运行执行。
create_clock -name user_clk_i -period <value> [get_pins aurora_module_i/clock_module_i/user_clk_buf_i/O]
此问题将于 VIVADO 2014.3 一起发布的 Aurora 8B10B 核内解决。
修订历史:
06/23/2014——初始版本
AR# 61230 | |
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日期 | 06/23/2014 |
状态 | Active |
Type | 综合文章 |
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