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AR# 62157

面向 UltraScale/UltraScale+ QDRII+ IP 的设计咨询 – I/O Planner 未捕捉到管脚 DRC 违规

描述

找到问题的版本: v5.0 Rev1

解决问题的版本: 查看 (Xilinx Answer 69038)

MIG UltraScale 提供的默认管脚不含任何管脚违规。

不过,如果管脚在 I/O Planner 中被移动,那么就有可能出现未捕捉到 DRC 违规的情况。

如果 MIG UltraScale QDRII+ 设计含有管脚违规,那么可能出现硬件故障。

下面列出了 I/O Planner 检测不到的所有 MIG UltraScale QDRII+ DRC 规则列表:

Read Data (Q)的分配:

  • 单个组件的所有读数据字节通道都必须相邻,不允许出现跳跃的字节通道。
  • 单个器件的所有 Read Data 引脚不能跨越 3 个以上的连续字节通道。
  • 如果一个字节通道用于读数据,那么必须使用Bit[0] 和Bit [6]。
    Read Clock(CQ 或 CQ#)具有第一优先权,Read Data (Q)居其次,因为 CQCQ# 必须分配至 Bit[0] 或 Bit[6]。

Read Clock (CQ/CQ#)的分配:

  • 这两个 Read Clock 对必须分配给相应存储组件的一个读数据字节通道。
  • CQ/CQ#必须分配给中间的字节通道(字节通道 1 和 2),因为其它字节通道无法将时钟转发以实现读数据的捕捉。

Memory Clock (K/K#)的分配:

  • 存储器时钟应来自一个中间的字节通道(字节通道 1 和 2)。

Address/Control (A/C) 引脚的分配:

  • 所有 A/C 字节通道都必须连续,不允许出现字节通道跳跃。
  • A/C 与写数据字节通道之间不能出现任何空字节通道或读字节通道。
    当 A/C 和写数据共享相同的 bank 或者分配给相邻的 bank 时,该规则适用。

解决方案

这些 DRC 违规已在 Vivado 2014.3 版本中通过 MIG UltraScale v6.0 修复,但这些违规在较早的设计中仍可能存在,因此在升级 IP 时会出现 DRC 违规。

这些属于有效违规,并要求所有用户重新定制和修复管脚违规。

修订历史::

10/06/2014——初始版本

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
61930 有关 Virtex UltraScale FPGA 设计咨询的主要答复记录 N/A N/A
69038 UltraScale/UltraScale+ QDRII+ - Release Notes and Known Issues N/A N/A
AR# 62157
日期 01/11/2018
状态 Active
Type 设计咨询
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