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AR# 62159

MIG 7 系列——不能生成 IP 用于 RLDRAM-II 的特定配置

描述

发现问题的版本: MIG 7 系列 v2.0 Rev3
已解决的版本:敬请参见(Xilinx 答复 54025)

当我试图生成内核进行以下设置时,我没有看到可用于系统时钟分配的空间:

MemoryDevice :     RLDRAM_II,     MT44k32m18xx-125e
TimePeriod:    2222
输入时钟周期 2222
DataWidth:     18
SystemClock    单端
ReferenceClock 单端
地址多路复用器  多路复用

解决方案

根据 MIG 设计指南的要求,系统时钟应该来自 CC 引脚,但是 CC 引脚出现在每个 bank 的T1 和 T2 字节通道上。

当 DQ 引脚被分配至 T1 和 T2 字节通道上,系统时钟不能在 DQ bank 内分配,因为 CC 引脚将被占用。

对于地址/控制 bank 来说,当地址多路复用被启用,地址引脚正在占用 CC 引脚,因此,对于系统时钟引脚来说没有选项。

然而当地址多路复用被禁用,地址/控制引脚不能被分配至 CC 引脚,因此,CC 引脚可用于系统时钟。

 

通过禁用地址多路复用选项或选择系统时钟可生成内核,此时没有缓冲器,完全通过内部驱动完成。 

这是一个软件引脚分配问题,如果您希望针对给定配置生成内核,请打开一个
webcase获得帮助。

 


注: "找到的版本" 列出了首次发现问题的版本。此外,问题还存在于较早期的版本中,但是没有进行过特定的测试以验证较早期的版本。

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
54025 MIG 7 Series - IP Release Notes and Known Issues for Vivado N/A N/A
AR# 62159
日期 10/08/2014
状态 Active
Type 已知问题
器件
IP
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