AR# 63698

UltraScale Kintex FPGA 速度文件的设计咨询 — 使用 ILA 内核将显示可安全忽略的保持时序裕量违规

描述

UltraScale Kintex FPGA 速度文件(1.13 版)将显示 ILA 内核专用连接上的 保持时序裕量 违规 。 

该速度文件很难满足某些 Slice 引脚时序要求,因此会导致纯专用路径时序违规。  

当设计方案在硬件中运行时,这些路径不会发生故障。 

特别是所使用的原语是 CFGLUT5 的时候,综合工具无法对其进行推断, 只能由 ILA 内核使用。  
 
因此,在实例化 ILA 内核时所导致的时序违规可安全忽略。

在以下实例中,该违规可视为 9 ps 违规,而该值可能会因连接所使用专用引脚的不同而略有变化。
 
Slack (VIOLATED) :        -0.009ns  (arrival time - required time)
  Source:                 ILA_inst/inst/<path>/I_WHOLE_SLICE.G_SLICE_IDX[0].U_ALL_SRL_SLICE/u_srlC/S1/CLK
  Destination:          ILA_inst/inst/<path>/I_WHOLE_SLICE.G_SLICE_IDX[0].U_ALL_SRL_SLICE/u_srlB/S2/D
    

解决方案


该速度文件将在 2015.1 中进行 更新,提供正确的保持时间值。

2015.1 发布时,该数据手册将显示全新的 1.15 速度文件版本。  


解决方案:

对于使用支持 1.13 生产版本的 Vivado 2014.4.1 的设计运行,从 CLK 到 D 的 ILA_inst 内核的保持时序裕量违规可安全忽略,这些时序违规将不会导致硬件故障。


修订历史记录:
1.1 — 最初版本信息

链接问答记录

相关答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
63596 UltraScale DDR4/DDR3/RLDRAM3 - HOLD violations might be seen when using 2014.4.1 N/A N/A
AR# 63698
日期 05/12/2015
状态 Active
Type 设计咨询
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