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AR# 67719

UltraScale GTH/GTY 收发器启动电流

描述

本答复记录涵盖 UltraScale GTH/GTY 收发器在某些特定条件下可能出现的启动电流。

该信息将加入 UltraScale 架构 GTH 和 GTY 收发器用户指南 (UG576) 和 (UG578)。

解决方案

初始化和激活该收发器电路的过程始于 FPGA 配置的结束部分。

在此期间,收发器电路将上电,而且比特文件的配置设置将应用于收发器。 

此外,还将激活 FPGA 逻辑的收发器端口控制。所有这些行为发生的时段始于最后几个 FPGA 编程时钟,在 FPGA 架构全面激活后结束。

配置 FPGA 的过程在 UltraScale 架构配置用户指南 (UG570) 中详细说明。


就特定情况下的 UltraScale GTH/GTY 收发器(非 UltraScale+ GTH/GTY)而言,配置结束之前,在断言 DONE 引脚信号时,电源 MGTAVCC、MGTAVTT 和 MGTVCCAUX 上可能会有非常大的电流负载。

出现这些峰值电流,主要取决于编程时钟时序及 FPGA 编程总线宽度。鉴于 FPGA 编程总线宽度,如果执行表 1 中的配置时钟周期数的时间超过 64us,则断言 DONE 引脚信号前的时段就会出现明显的峰值电流负载。

断言 DONE 后,收发器功耗将符合 XPE 和 Report Power (Vivado 中)所报告的功耗要求。

表 1:配置结束前的编程时钟周期数

FPGA 配置总线宽度配置时钟周期
X11250
X2625
X4320
X8160
X16120
X32120

FPGA 编程时钟不需要为对称周期。因此,64 us 指标取决于执行时钟周期数所需的时间,即便周期差异很大也是如此。

如果执行表 1 中时钟周期数的时间超过 64us,则收发器启动时序可通过修改 POR_RAMP_TIME 进行调整,其为 POR_CFG 属性的较低 4 位。 

下表 2 为 POR_RAMP_TIME 的每个设置提供了近似延迟。提高 POR_RAMP_TIME,就会增加执行表 1 中的时钟周期数所允许的时间。 

POR_CFG 是 GTHE3_COMMON/GTYE3_COMMON 原语的属性。因此,要调整 POR_RAMP_TIME,GTH3_COMMON/GTYE3_COMMON 原语必须在设计中实例化。

表 2:POR_RAMP_TIME 设置及相关 POR 延迟

POR_RAMP_TIME 设置POR 延迟 (us)
0x15
0x216
0x332
0x4(1)64
0x5128
0x6256
0x7512
0x81000
0x92000
0xa4000
0xb8000
0xc16000
0xd20000
0xe24000
0xf32000

注 1:POR_CFG 属性中 POR_RAMP_TIME 的默认设置。

如何修改属性:

属性 POR_CFG 可在 RTL 源代码中修改,也可在实现后使用 Tcl 命令在 Vivado 中修改。

要修改 RTL,请定位收发器向导生成的文件[Component Name]_gt[h or y]3_common_wrapper.v,并定位属性 GT[H or Y]E_COMMON_POR_CFG。

随后修改 4 个最不重要的比特位,以便设置 POR 延迟,如表 2 所示。

例如:

在文件 [Component Name]_gth3_common_wrapper.v 中修改属性 GTHE3_COMMON_POR_CFG。 

在文件中查找如下所示的属性:

.GTHE3_COMMON_POR_CFG (16'b0000000000000100),

修改较低 4 位,以修改 POR_RAMP_TIME。 

例如,要将 POR_RAMP_TIME 改为 0x7 值,文件中所修改的参数将为:

.GTHE3_COMMON_POR_CFG (16'b0000000000000111),

要在实现后及比特流生成前修改 POR_CFG 属性,请用以下 Tcl 命令:

set_property POR_CFG 16'h0007 [get_cells Path_to_primitive.GTHE3_COMMON_PRIM_INST]
AR# 67719
日期 11/03/2016
状态 Active
Type 综合文章
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