UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 67861

Zynq UltraScale+ MPSoC 处理系统的设计咨询 — 我如何升级 Vivado 2016.2 及早期版本?

描述

由于 DRC 与 GUI 的要求更高,从 Vivado 2016.3 之前的版本升级 Zynq UltraScale+ IP 可能需要从 IP 配置 GUI 清除一些设置,并重新输入。 

如果升级失败,就会出现以下重要提示:

WARNING: [PSU-1] Zynq Ultrascale Plus IP has gone through a major version revision. 如果验证失败,更新过程可能就会失败。请参考更新日志第 6 节(自定义警告),查看验证失败消息。请在重新升级前,修复此前版本中报告的验证失败问题。参考 AR#67861,了解与更新有关的问题。

WARNING: [IP_Flow 19-1721] During upgrade of 'design_1_zynq_ultra_ps_e_0_0':
更新的用户参数集包含可能无法映射至更新 IP 的参数。查看升级脚本时,请注意区分参数名称大小写。

CRITICAL WARNING: [IP_Flow 19-3408] Upgrade of design_1_zynq_ultra_ps_e_0_0 from ZYNQ UltraScale+ MPSoc 1.2 to ZYNQ UltraScale+ MPSoc 2.0 has resulted in an incomplete parameterization. 继续设计前,请检查消息日志并重新自定义该实例。

CRITICAL WARNING: [Coretcl 2-1279] The upgrade of 'IP design_1_zynq_ultra_ps_e_0_0' has identified issues that may require user intervention. 请检查 upgrade log /project_1/ip_upgrade.log',并核实更新的 IP 具有准确无误的配置。

解决方案

请针对 Vivado 的早期版本在 Zynq UltraScale Plus 配置 GUI 中查看所有设置,必要时请重新输入。

重要警示中提及的第 6 节 ip_upgrade.log 列有失败参数,有助于判断哪个外设及功能受到了影响。

确定外设(配置、MIO 及时钟设置)设置准确无误后,就可完成更新。

以下实例展示了一些可能会出现的更新警告:

Example ip_upgrade.log #1:

以下消息存在于 Zynq UltraScale+ MPSoC 处理系统 IP 日志的第 6 节中:

Upgrade Log for IP 'design_1_zynq_ultra_ps_e_0_0'

6. 自定义警告

-------------------------

Validation failed for parameter 'I2C0 REF CTRL DIVISOR1(PSU__CRL_APB__I2C0_REF_CTRL__DIVISOR1)' with value '1' for BD Cell 'zynq_axi_zynq_ultra_ps_e_0_0'. Error: 111.111 MHz is out of range for the parameter: PSU__CRL_APB__I2C0_REF_CTRL__FREQMHZ. Valid input frequency range is [0 : 100] MHz

Validation failed for parameter 'I2C0 REF CTRL DIVISOR0(PSU__CRL_APB__I2C0_REF_CTRL__DIVISOR0)' with value '9' for BD Cell 'zynq_axi_zynq_ultra_ps_e_0_0'. Error: 111.111 MHz is out of range for the parameter: PSU__CRL_APB__I2C0_REF_CTRL__FREQMHZ. Valid input frequency range is [0 : 100] MHz

要解决该问题,请检查并更新 I2C_0 实例的时钟设置。 

通常,如果更新过程中出现了与时钟有关的错误,就需要提高适当因数,使频率处于相关范围内。

Example ip_upgrade.log #2:

IP 更新日志‘design_1_zynq_ultra_ps_e_0_0’

6. 自定义警告

-------------------------

Validation failed for parameter 'SD1 IO(PSU_SD1PERIPHERALIO)' with value 'MIO 46 .. 51(4Bit)' for BD Cell 'system_zusp_ps_0'. PARAM PSUSD1PERIPHERAL_IO :: MIO 46 .. 51(4Bit) is out of range

{ EMIO,MIO 39 .. 51 }

要解决该问题,请在 I/O 配置选项卡中重新输入 SD_1 控制器,以便使用 eMMC 的最新值或最新 SD 模式。

AR# 67861
日期 10/13/2016
状态 Active
Type 设计咨询
器件
  • Zynq UltraScale+ MPSoC
Tools
  • Vivado Design Suite - 2016.3
的页面