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AR# 69037

UltraScale/UltraScale+ RLDRAM3 - 发布说明与已知问题

描述

本答复记录不仅包含 RLDRAM3 UltraScale 及 UltraScale+ 内核的版本说明及已知问题,而且还包括以下信息:

  • 通用信息
  • 已知和已解决的问题
  • 修订历史

该版本说明及已知问题答复记录主要针对 UltraScale 和 UltraScale + 器件中支持的可编程逻辑 RLDRAM3 IP 内核。

RLDRAM3 IP 页面:

https://china.xilinx.com/products/intellectual-property/rldram.html


Xilinx 论坛:

请寻求技术支持: 存储器接口板块。 Xilinx 论坛为技术支持提供丰富资源。

整个 Xilinx 社区都可在这里提供帮助,您可提出问题并与 Xilinx 专家合作,以获得您需要的解决方案。

解决方案

支持的器件可在以下位置找到:

如欲查看新特性列表和所有版本添加的器件支持,请参见 Vivado 工具中提供该核的 Change Log 文件。

表 1 将内核版本关联至首个包含该表的 Vivado 设计工具发布版本。

表1:版本

RLDRAM3 版本Vivado 工具版本
v1.4 (Rev. 7)2019.1
v1.4 (Rev. 6)2018.3
v1.4 (Rev. 5)2018.2
v1.4 (Rev. 4)2018.1
v1.4 (Rev. 3)2017.4
v1.4 (Rev. 2)2017.3
v1.4 (Rev. 1)2017.2
v1.42017.1
v1.3 (Rev. 1)2016.4
v1.32016.3
v1.2 (Rev. 1)2016.2
v1.22016.1
v1.12015.4
v1.02015.3
v7.12015.2
v7.02015.1
v6.12014.4
v6.02014.3
v5.0 (Rev. 1)2014.2
v5.02014.1


如欲查看 UltraScale 系列 FPGA 的支持内存接口和工作频率列表,请访问存储器解决方案页面的外部存储器接口部分。

如欲查看支持性 RLDRAM3 内存设备的完整列表,请查看位于该答复记录底下的memory_device_support_rldram3.xlsx 附件。

如欲了解 Vivado 全新功能的最新信息,包括支持性操作系统和 IP 产品说明,请查看 (UG973)

已知和已解决的问题

表 2 提供了一系列如果推荐在目前的生产中安装,却无法将 IP 升级至 2016.1 的 2015.1 版本之后的 MIG UltraScale RLDRAM3 IP 补丁。

建议所有其他用户都升级至 2016.1。

表 3 是 UltraScale 系列 RLDRAM3 IP 的已知问题以及已解决的问题。

注:“发现问题的版本”栏列出了首次发现问题的版本。该问题可能也出现于较早版本,但未对较早版本进行特定测试。

表2:RLDRAM3 IP 补丁

答复记录标题Version FoundVersion Resolved
(Xilinx Answer 69438)UltraScale/UltraScale+ RLDRAM3 IP v1.4 — Vivado 2016.4 和 2017.x — 以前工作正常的接口现在在写入 DQ/DM Deskew 步骤中无法校准v1.4
N/A
(Xilinx Answer 70214)UltraScale/UltraScale+ - RLDRAM3 IP — 用于 SEM 和 RLD 集成的战术补丁v1.3N/A
(Xilinx Answer 66689)UltraScale RLDRAM3 IP — 推荐用于 2015.4 的补丁更新v1.1v2.0
(Xilinx Answer 66688)UltraScale RLDRAM3 IP — 推荐用于 2015.3 的补丁更新v1.0v2.0
(Xilinx Answer 66035)MIG UltraScale RLDRAM3 IP — 推荐用于 2015.2 的补丁更新v7.1v2.0
(Xilinx Answer 66034)MIG UltraScale RLDRAM3 IP — 推荐用于 2015.1 的补丁更新v7.0v2.0


表3:已知和已解决的问题

答复记录标题Version Found解决问题的版本
(Xilinx Answer 72230)UltraScale / UltraScale + - RLDRAM3 IP - RLDRAM3 和 SEM IP 交互的已知问题v1.3不修复
(Xilinx Answer 67922)UltraScale RLDRAM3 — 使用设置为很大值的 TG_MAX_NUM_OF_ITER_ADDR 参数测试时,高级流量生成器 (ATG) 检测数据比较错误
v1.2 (Rev. 1)NAB
(Xilinx Answer 67367)UltraScale RLDRAM3 — 将 576Mb 和 1.125Gb x36 部件确定为目标时,引脚分配上存在额外的地址位v1.2v1.3
(Xilinx Answer 67125)UltraScale RLDRAM3 — 规范违反允许 15 和 -107 速度集 (speed bin) 的读取时延 (RL)v1.2v1.2 (Rev. 1)
(Xilinx Answer 66589)UltraScale RLDRAM3 - ERROR: [Place 30-484] The packing of lutram instances into lutram capable slices could not be obeyed.v1.1v1.2
(Xilinx Answer 65371)UltraScale RLDRAM3 — 在较低的工作频率下可能会出现硬件故障v1.0v1.2
(Xilinx Answer 65787)UltraScale RLDRAM3 — 数据屏蔽 (DM) 禁用时,可能会出现校准失败问题v1.0v1.1
(Xilinx Answer 65651)UltraScale RLDRAM3 — 17 的读取时延对 "-093E' 部件而言是一个无效值
v1.0v1.1
(Xilinx Answer 65219)UltraScale RLDRAM3 — 较早版本的 MIG UltraScale RLDRAM IP 在 2015.3 中会引起严重警告v1.0NF
(Xilinx Answer 64946) UltraScale RLDRAM3 — RESET# 上所需的 PCB 下拉
v7.1v1.0
(Xilinx Answer 64772)UltraScale RLDRAM3 — 太多逻辑层会引起 mmcm_clk0 domain 中的时序错误v7.1v1.0
(Xilinx Answer 64486)UltraScale RLDRAM3 — 频率超过 750MHz 时,会出现 tWTR 违规v7.0v1.0
(Xilinx Answer 64642)UltraScale RLDRAM3 — 2015.1 中的 IP 升级会创建 DDR4 控制器v7.0v7.1
(Xilinx Answer 62593)UltraScale RLDRAM3 — 72 位设计的默认分组选择无法选择所有数据字节通道v6.0v7.0
(Xilinx Answer 63596)UltraScale DDR4/DDR3/RLDRAM3 — 使用 2014.4.1 时可能会出现 HOLD 违规
v6.1v7.0
(Xilinx Answer 63687)UltraScale RLDRAM3 — 在 QVLD 校准过程中,IDELAY tap 无法移动,这会导致硬件数据错误v6.1v7.0
(Xilinx Answer 63238)UltraScale RLDRAM3 — 战术补丁 — mmcm_clkout0 域中的时序错误v6.1v7.0
(Xilinx Answer 61627)UltraScale RLDRAM3 — 数据掩码不适合 RLDRAM3 设计
v5.0 (Rev. 1)v6.0
(Xilinx Answer 60951)UltraScale RLDRAM3/QDRII+ — 从 XiPHY 到 riu_clk 的时序错误
v5.0 (Rev. 1)v6.0


修订历史:

04/18/2017为 RLDRAM3 创建的独立答复记录
06/12/2017针对 2017.2 进行了更新,增加了 AR68028、AR69291
06/22/2017增加的 AR69324
07/31/2017更新了 AR#68937 的调试链路
09/18/2017更新了格式化并针对 2017.3 进行了更新
11/29/20172017.4 更新
03/13/20182018.1 更新
09/20/20182018.3 更新
05/02/2019针对 2019.1 进行了更新,新增 AR#72230
 

附件

文件名 文件大小 File Type
memory_device_support_rldram3.xlsx 17 KB XLSX

链接问答记录

主要问答记录

Answer Number 问答标题 问题版本 已解决问题的版本
58435 UltraScale/UltraScale+ Memory IP - Master Release Notes and Known Issues N/A N/A

子答复记录

Answer Number 问答标题 问题版本 已解决问题的版本
60951 UltraScale RLDRAM3/QDRII+ - Timing failure from XiPHY to riu_clk N/A N/A
61627 UltraScale RLDRAM3 - data mask does not work for RLDRAM3 designs N/A N/A
63238 UltraScale RLDRAM3 - Tactical Patch - timing failures in mmcm_clkout0 domain N/A N/A
63687 MIG UltraScale RLDRAM3 - IDELAY taps do not move during QVLD Calibration which can cause data errors in hardware N/A N/A
63596 UltraScale DDR4/DDR3/RLDRAM3 - HOLD violations might be seen when using 2014.4.1 N/A N/A
62593 UltraScale RLDRAM3 - default bank selection for 72-bit designs fails to select all data byte lanes N/A N/A
64642 UltraScale RLDRAM3 - IP upgrade in 2015.1 creates DDR4 controller N/A N/A
64486 UltraScale RLDRAM3 - tWTR violations seen at frequencies greater than 750MHz N/A N/A
67125 UltraScale RLDRAM3 - spec violation allowed for Read Latency (RL) of 15 and -107 speed bin N/A N/A
64946 UltraScale RLDRAM3 — RESET# 上所需的 PCB 下拉 N/A N/A
65219 UltraScale RLDRAM3 - older versions of MIG UltraScale RLDRAM IP cause critical warnings in 2015.3 N/A N/A
65651 UltraScale RLDRAM3 - Read Latency of 17 is not a valid value for "-093E' parts N/A N/A
65787 UltraScale RLDRAM3 - Calibration failures can occur when Data Mask (DM) is disabled N/A N/A
66589 UltraScale RLDRAM3 - ERROR: [Place 30-484] The packing of lutram instances into lutram capable slices could not be obeyed. N/A N/A
67922 UltraScale RLDRAM3 - Advanced Traffic Generator (ATG) detects data compare errors when testing with the TG_MAX_NUM_OF_ITER_ADDR parameter is set to a large value N/A N/A
66034 MIG UltraScale RLDRAM3 - patch update recommended for 2015.1 N/A N/A
66035 MIG UltraScale RLDRAM3 - patch update recommended for Vivado 2015.2 N/A N/A
66688 UltraScale RLDRAM3 IP - patch update recommended for 2015.3 N/A N/A
64772 UltraScale RLDRAM3 - timing failures in mmcm_clk0 domain as a result of too many logic levels N/A N/A
65371 UltraScale RLDRAM3 - hardware failures can occur at lower frequencies of operation N/A N/A
66689 UltraScale RLDRAM3 IP - patch update recommended for Vivado 2015.4 N/A N/A
71697 UltraScale+ RFSoC DDR4/DDR3/RLDRAM3 - The FSVE1156 package allows incorrect data widths N/A N/A
72230 UltraScale/UltraScale+ - RLDRAM3 IP - Known Issues with RLDRAM3 and SEM IP Interaction N/A N/A
AR# 69037
日期 05/29/2019
状态 Active
Type 版本说明
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