AR# 69267

Virtex UltraScale+ HBM 控制器 - 发布说明与已知问题

描述

本答复记录包含 Virtex UltraScale+ HBM 控制器的发布说明与已知问题,其中包括以下内容:

  • 一般信息
  • 已知问题
  • 修订历史

本发行说明和已知问题答复记录适用于Vivado 2018.1和更新工具版本中生成的核。



Xilinx 论坛:

Xilinx 论坛为技术支持提供丰富资源。

整个 Xilinx 社区都可在这里提供帮助,您可提出问题并与 Xilinx 专家合作,以获得您需要的解决方案。

解决方案

概述

支持的器件可在以下位置找到:

  



    https://china.xilinx.com/support/documentation/white_papers/c_wp485-hbm.pdf

    如欲查看新特性列表和所有版本添加的器件支持,请参见 Vivado 工具中提供该核的 Change Log 文件。

    表 1 将内核版本关联至首个包含该表的 Vivado 设计工具发布版本。

    表 1: 版本

    HBM 版本Vivado 工具版本
    v1.02018.1
    v1.0 (Rev. 1)2018.2
    v1.0 (Rev. 2)2018.3
    v1.0 (Rev. 3)2019.1
    v1.0 (Rev. 4)2019.1.1
    v1.0 (Rev. 4)2019.1.2
    v1.0 (Rev. 4)2019.1.3
    v1.0 (Rev. 5)2019.2
    v1.0 (Rev. 6)2019.2.1
    v1.0 (Rev. 6)2019.2.2
    v1.0 (Rev. 7)2020.1


    如欲查看 UltraScale 系列 FPGA 的支持内存接口和工作频率列表,请访问存储器解决方案页面的内部存储器接口部分:

    如欲了解 Vivado 全新功能的最新信息,包括支持性操作系统和 IP 产品说明,请查看 (UG973)

    已知问题和已解决的问题

    表 2 提供了 Virtex UltraScale + HBM 控制器的已知问题和已解决的问题

    该问题可能也出现于较早版本,但未对较早版本进行特定测试。

    表 2:已知问题和已解决问题

    标题Version Found解决问题的版本
    Virtex UltraScale+ HBM Controller - Locked IPs from Earlier Versions of Vivado when Brought in to 2020.1 or Later Will Encounter Errors During Implementation or in Hardwarev1.0N/A
    Virtex Ultrascale+ HBM Controller - VCS Simulator Generates Large Number of Core Generated Messages During HBM Simulationv1.0 (Rev. 3)N/A
    Virtex UltraScale+ HBM Controller - HBM Example Design with Synthesizable Traffic Generator In Random Mode Returns Data Compare Errorsv1.0 (Rev. 5)v1.0 (Rev. 5) Vivado 2019.2.1
    Virtex UltraScale+ HBM 控制器 — HBM 协议栈接口速率小于 900MHz 时,Vivado 硬件管理器出现配置错误v1.0 (Rev. 3)v1.0 (Rev. 5)
    Virtex UltraScale+ HBM 控制器 — 调试中心时钟有时不连接,导致实现方案错误或硬件管理器不启用状态v1.0 (Rev. 3)未解决
    Virtex UltraScale+ HBM 控制器 — 在 IP 中启用时,必须修改内存文件,写入 DQ 奇偶校验才能起作用v1.0v1.0 (Rev. 3)
    Virtex UltraScale+ HBM Controller - DRAM_y_STAT_TEMP Port Behavior Change in 2018.3v1.0 (Rev. 2)N/A
    Virtex UltraScale + HBM 控制器 - HBM 内存以 900MHz 以外的频率运行时出现的模拟错误v1.0 (Rev. 2)未解决
    Virtex UltraScale+ HBM FPGA XCVU31P, XCVU33P, XCVU35P, XCVU37P ES983x A cross stack transaction can hang the inter-stack channelsv1.0Not Resolved for ES Devices
    Resolved in Production Devices
    Virtex UltraScale + HBM 控制器 - 在 2 堆栈设计中仅使用 1 个 AXI 端口时性能较低v1.0v1.0 (Rev. 2)
    Virtex UltraScale+ HBM Controller - Simulation Issues with VCS, Questa Sim, or IES Simulatorsv1.0未解决
    Virtex UltraScale + HBM 控制器 - ARESET_N 路径上的时序违规v1.0v1.0 (Rev. 1)
    Virtex UltraScale + HBM 控制器 - AXI_RRESP 在某些情况下可能不正确v1.0N/A

    修订历史::

    2018.1 中的全新 IP
    新增 71312
    2018.3 更新
    12/10/2018更新了 AR#71097 的描述,增加了 AR#71795
    01/07/2019Updated description of AR#71097, added AR#71894 and AR#71895
    05/02/20192019.1 更新
    07/30/2019Added AR#72607 and AR#72608
    2019.2 更新
    Added AR#73028
    Updated description of AR#71097
    Added AR#73372
    Added AR#73712; Updated for 2020.1

    链接问答记录

    子答复记录

    Answer Number 问答标题 问题版本 已解决问题的版本
    70919 Virtex UltraScale+ HBM Controller - Timing Violations on ARESET_N path N/A N/A
    71097 Virtex UltraScale+ HBM Controller - Simulation Issues with VCS, Questa Sim, or IES Simulators N/A N/A
    71165 Virtex UltraScale+ HBM Controller performance is low when only 1 AXI port is used in a 2 stack design N/A N/A
    71312 Virtex UltraScale + HBM FPGA XCVU31P,XCVU33P,XCVU35P,XCVU37P ES983x - 交叉堆栈事务可以挂起堆栈间通道 N/A N/A
    71795 Virtex UltraScale+ HBM Controller - Simulation Errors Seen when HBM Memory is Operating at Frequencies Other than 900MHz N/A N/A
    71894 Virtex UltraScale+ HBM Controller - DRAM_y_STAT_TEMP Port Behavior Change in 2018.3 version N/A N/A
    71895 Virtex UltraScale+ HBM 控制器 — 在 IP 中启用时,必须修改内存文件,写入 DQ 奇偶校验才能起作用 N/A N/A
    72607 Virtex UltraScale+ HBM 控制器 — 调试中心时钟有时不连接,导致实现方案错误或硬件管理器不启用状态 N/A N/A
    72608 Virtex UltraScale+ HBM 控制器 — HBM 协议栈接口速率小于 900MHz 时,Vivado 硬件管理器出现配置错误 N/A N/A
    73028 Virtex UltraScale+ HBM Controller - HBM Example Design with Synthesizable Traffic Generator In Random Mode Returns Data Compare Errors N/A N/A
    73372 Virtex UltraScale+ HBM 控制器 — VCS 仿真器在 HBM 仿真过程中生成大量内核生成的消息 N/A N/A
    73712 Virtex UltraScale+ HBM Controller - Locked IPs from Earlier Versions of Vivado when Brought in to Vivado 2020.1 or Later Will Encounter Errors During Implementation or in Hardware N/A N/A
    AR# 69267
    日期 06/10/2020
    状态 Active
    Type 发布说明
    器件
    Tools
    IP