PlanAhead 设计和分析工具

更快、更有效的设计解决方案可以帮您实现性能目标。

PlanAhead™ 提供了一个 RTL 到比特流设计流程,具有新的改进用户界面和项目管理功能。 借助于 PlanAhead 软件,您可以通过查看实现和时序结果轻松地分析关键逻辑,并且利用布局规划、约束修改和多种综合与实现设置进行有针对性的决策,从而提升设计性能。它具有大量的设计探索与分析特性,能够帮助您在 RTL 编码和综合与实现之间的进行折中。

通过整合 ISE 项目浏览器(Project Navigator)而变得方便使用,PlanAhead 软件扩展了逻辑设计流程方法,能够帮助您通过布局规划、多个实现进程、层次化探索、快速时序分析和基于模块的实现来发挥设计的最大优势。

PlanAhead 软件还提供了一种创建&插入 ChipScope™ Pro 调试内核的简便方法来简化片上验证流程。

RTL、 IP、EDK 和 DSP 的设计入门 可为创建和验证 Verilog 或 VHDL 中的 RTL 设计提供综合而完整的平台,如能够贯穿内核生成器 (CORE Generator) 集成的整个过程使用 Xilinx IP 目录。PlanAhead 包含 RTL 技术视图,在其中可快速浏览 RTL 资源,进而充分了解原理图、资源以及功耗估算情况。通过集成 XST 实现对综合流程的管理。
PlanAhead 可集成于 Xilinx Platform Studio (XPS) 和 System Generator,以充分满足 DSP 设计要求。通过 .xmp 和 .sgp 源类型在项目中创建并添加 XPS 和 DSP 子系统。集成支持还包括向 PlanAhead 设计工具项目导入并转换 ISE® 工具项目,并在综合和实施流程工具中用 XPS 工具适当地生成文件。
设计验证 与 ISE 仿真器相集成,能够对在各种设计状态下的 HDL 代码与 IP进行行为和功能验证。PlanAhead 还能帮助您在项目设置中选择 Mentor Graphics 仿真器作为目标仿真器,从而支持多个具备自身属性集的仿真文件集。同时创建和维护多个仿真配置,这在所用测试台或其它仿真属性等方面可能有所差异。
简化的引脚规划 提供的特性可以帮助用户降低引脚分配的复杂度,利用一个能将 I/O 端口以全自动或半自动方式分配给物理封装引脚的环境。
综合与实施管理 包括一套有助于 HDL 实验的开发工具、工具选项以及布局规划流程,能够成功实现设计收敛。通过管理多个进程,PlanAhead 使您能够根据用户指定的策略或出厂默认的预定义策略执行多个进程。在 Linux 环境中,PlanAhead 软件能够提供在远程主机上执行并行运行的能力。
设计分析与布局规划 拥有广泛的功能,能够帮助设计人员成功实现设计收敛。其中包括具有综合交叉探测功能的 GUI,能够帮助您进行设计分析、跟踪时序冲突以及 DRC 等问题,然后再将问题追根溯源到原理图、网表以及约束条件。使设计人员能够对 pblock 以及单元例程的位置约束等物理约束条件进行实验。
设计调试 可集成于 ChipScope Pro,并能够插入逻辑,配合 ChipScope Analyzer 工具工作,在设计运行于器件上时协助进行逻辑分析和实验室调试。
层次化设计方法 提供图形用户界面,能够控制 ISE 实现工具的分层设计流程,其中包括对设计保存和基于团队的设计流程的支持。设计保存流程让用户能够实现设计的关键部分,然后“保存”它们,同时对设计的其它部分进行迭代,从而保证关键逻辑不受下一步逻辑开发的影响。 基于团队的设计遵循设计保存流程,该设计能够使独立的设计团队成员并行实现模块,并对其他个体设计人员执行的顶级设计进行集成和组装。
信号完整性 所含的功能让用户能够根据器件系列分析管脚的同步开关噪声(SSN)或加权平均同步转换输出(WASSO)。这使得设计者能够更轻易地限制 FPGA 输出处附近的地弹量,并且能够防止 FPGA 驱动的其它器件出现操作失误。
时序分析 包括灵活的集成式时序分析器,让您能够在布局布线前估计路线延迟。这个功能可作各种模式在不同的设计完成阶段使用。它可以实现通路延迟的预先估计,以便在布局规划过程中提供帮助,还实现了详细的通路跟踪、调试和约束分配。