时序驱动布局与布线

Xilinx 发明了用于可编程逻辑的时序驱动布局与布线。在 ISE® Design Suite 中,如果您指定了重要路径的时序要求,可通过时序编辑器和约束编辑器(带有 TimeSpecs FPGA 编辑器)等工具来大幅提高性能。时序驱动布局与布线可提供最先进的技术,帮助您以远远快于传统方法的速度来满足时序规范。

  • 持续的算法创新可实现卓越的结果质量 (QoR)
  • 在满足单通设计性能目标的综合之后,物理综合可创造物理优化的设计。
  • 通过交叉探测,可以轻松看到您设计中的重要时序路径。
  • 时序改善向导可确定路径未满足时序的原因,并提出改进建议
  • HDL Advisor 建议改变 HDL 源,以提高设计速度

SmartGuide 可最大限度降低同一设计的两个版本之间的实现差异,最大限度地减少对先前成功实现方案的改变(只进行最少量的改变)。

只需对现有设计流程进行很小的改变便可启用 SmartGuide。将实现更快速的运行时,并将保留时序,充分满足那些未进行重要路径改变的细微设计改变需求。结果是:实现速度显著提高,而且项目后期的风险降低。

SmartXplorer 可使用不同的布局和布线设置及约束,通过多种实现方案运行来自动帮助您找到最理想的设计结果。

SmartXplorer 利用分布式处理来管理多种实现方案运行,以便实现这些理想的设计结果。SmartXplorer 可通过并行工作,调查实现方案运行的结果,以在极短的时间内获取最佳的设置。可使用 SmartXplorer 来更好地使用多个计算平台,以在单个平台环境下更快速地实现时序收敛。在综合时,SmartXplorer 与重定时相结合,可帮助设计人员将性能平均提高 10%。

SmartXplorer 从项目属性的属性中启用。通过将用户约束与组织策略(如全局优化、时序驱动封装与布局、寄存器复制和成本表等)一起使用,SmartXplorer 能够以多种方式实现设计,以达到所需的性能目标。