面向 UltraScale GTM Transceivers 的 IBERT

概述

产品描述

面向 UltraScale™ 架构 GTM 收发器的 Xilinx® LogiCORE™ IP Integrated Bit Error Ratio Tester (IBERT) 核用于评估和监控 GTM 收发器。该核包括采用 FPGA 逻辑实现的模式生成器和检查器,并能够接入 GTM 收发器的端口和动态重配置端口属性。还包括了通信逻辑,可通过 JTAG 在运行时间进行设计访问。根据您的配置及本文档中的描述,此核可以作为一个独立的或开放的设计。


主要特性与优势

  • 提供 Vivado® 串行 I / O 分析器功能的通信路径
  • 提供 Virtex® UltraScale+™ 架构 GTM 收发器 (用户可选数量)
  • 可根据所需的线速、参考时钟速率、和参考时钟源来定制每个收发器
  • 需要一个从一个引脚或一个已启用的 GTM 收发器提供的系统时钟
  • 支持 PAM4 和 NRZ 信号调制
  • 支持 PAM4 信号的前向纠错(FEC)模式

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